JPH05136409A - シリコンｍｏｓ型電界効果トランジスタ - Google Patents
シリコンｍｏｓ型電界効果トランジスタInfo
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- JPH05136409A JPH05136409A JP31173791A JP31173791A JPH05136409A JP H05136409 A JPH05136409 A JP H05136409A JP 31173791 A JP31173791 A JP 31173791A JP 31173791 A JP31173791 A JP 31173791A JP H05136409 A JPH05136409 A JP H05136409A
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- substrate
- source
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Abstract
(57)【要約】
【目的】 極低温動作型ＭＯＳＦＥＴの動作速度の飛躍
的向上を図り、ゲート長が０．１μｍ程度以下の微細Ｍ
ＯＳＦＥＴについても低温の利点を効果的に引き出す。 【構成】 本発明では等価的に真正半導体と見なされる
シリコンを基板として使用するためｐｎ接合は形成され
ず、空間電荷層に付随する電位障壁は形成されないが、
該障壁に代えてソース・ドレイン領域４，４′における
バンドギャップナローイング効果に起因する電位障壁７
が、適当な極低温かつ適当な低電源電圧において、ＭＯ
ＳＦＥＴのオフ状態を実現する。該効果に起因する電位
障壁だけでは上記オフ状態を保てない場合には、チャネ
ル下基板中にソース・ドレインとは逆の伝導型高濃度不
純物領域２を埋め込む。これによりキャリアに対するポ
テンシャルの山８が、前記電位障壁７に加えて形成さ
れ、より高い温度あるいは電源電圧でも前記オフ状態の
実現が可能となる。
的向上を図り、ゲート長が０．１μｍ程度以下の微細Ｍ
ＯＳＦＥＴについても低温の利点を効果的に引き出す。 【構成】 本発明では等価的に真正半導体と見なされる
シリコンを基板として使用するためｐｎ接合は形成され
ず、空間電荷層に付随する電位障壁は形成されないが、
該障壁に代えてソース・ドレイン領域４，４′における
バンドギャップナローイング効果に起因する電位障壁７
が、適当な極低温かつ適当な低電源電圧において、ＭＯ
ＳＦＥＴのオフ状態を実現する。該効果に起因する電位
障壁だけでは上記オフ状態を保てない場合には、チャネ
ル下基板中にソース・ドレインとは逆の伝導型高濃度不
純物領域２を埋め込む。これによりキャリアに対するポ
テンシャルの山８が、前記電位障壁７に加えて形成さ
れ、より高い温度あるいは電源電圧でも前記オフ状態の
実現が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、ＵＬＳＩ回路装置等の
シリコンＬＳＩに応用されるシリコンＭＯＳ型電界効果
トランジスタ（ＭＯＳＦＥＴ）に関し、極低温動作時の
動作速度の向上を図る極低温動作型ＭＯＳＦＥＴに関す
る。
シリコンＬＳＩに応用されるシリコンＭＯＳ型電界効果
トランジスタ（ＭＯＳＦＥＴ）に関し、極低温動作時の
動作速度の向上を図る極低温動作型ＭＯＳＦＥＴに関す
る。
【０００２】
【技術背景】従来の低温動作型ＭＯＳＦＥＴの概略を説
明する。ＭＯＳＦＥＴにおいては、その動作速度に関わ
る要因の一つにサブスレッショルド領域（スレッショル
ド電圧Ｖ ｔ以下の動作領域）の特性がある。サブスレシ
ョッルド領域においては、ドレイン電流Ｉdとゲート電
圧Ｖgの関係は次式のように表される。 Ｉd∝１０-Vg/S ここで、Ｓはサブスレッショルドスイングと呼ばれ、こ
の領域の特性を端的に表す量である。上式では、慣例に
従って、Ｓの単位はＶ／ｄｅｃとした。この式から分る
ように、Ｓが小さい程ＩdはＶgに対して急激に変化す
る。従って、同じチャネルリーク電流（Ｖg＝０Ｖのと
きのＩd）の仕様に対してＳが小さい程、Ｖtを低く設定
することができ、Ｖtが低い分だけ電流駆動能力が向上
し、その結果動作速度が向上する。さて、詳述は省略す
るが、Ｓは動作温度（絶対温度）に比例する。従って、
動作温度が低いほどＶtを低く設定でき、その分動作温
度が向上する。Ｖtが低いことは、低温動作型ＭＯＳＦ
ＥＴの高速性の主な要因の一つである。そして、概して
言えば、低いＶtは基板不純物濃度を低くすることによ
り得られる。このようなことから、低温動作型ＭＯＳＦ
ＥＴでは、通常、室温動作型ＭＯＳＦＥＴに比べて基板
不純物濃度は低く設定される。
明する。ＭＯＳＦＥＴにおいては、その動作速度に関わ
る要因の一つにサブスレッショルド領域（スレッショル
ド電圧Ｖ ｔ以下の動作領域）の特性がある。サブスレシ
ョッルド領域においては、ドレイン電流Ｉdとゲート電
圧Ｖgの関係は次式のように表される。 Ｉd∝１０-Vg/S ここで、Ｓはサブスレッショルドスイングと呼ばれ、こ
の領域の特性を端的に表す量である。上式では、慣例に
従って、Ｓの単位はＶ／ｄｅｃとした。この式から分る
ように、Ｓが小さい程ＩdはＶgに対して急激に変化す
る。従って、同じチャネルリーク電流（Ｖg＝０Ｖのと
きのＩd）の仕様に対してＳが小さい程、Ｖtを低く設定
することができ、Ｖtが低い分だけ電流駆動能力が向上
し、その結果動作速度が向上する。さて、詳述は省略す
るが、Ｓは動作温度（絶対温度）に比例する。従って、
動作温度が低いほどＶtを低く設定でき、その分動作温
度が向上する。Ｖtが低いことは、低温動作型ＭＯＳＦ
ＥＴの高速性の主な要因の一つである。そして、概して
言えば、低いＶtは基板不純物濃度を低くすることによ
り得られる。このようなことから、低温動作型ＭＯＳＦ
ＥＴでは、通常、室温動作型ＭＯＳＦＥＴに比べて基板
不純物濃度は低く設定される。
【０００３】しかし、低温動作型ＭＯＳＦＥＴにおいて
も、室温動作型の場合と同様、いわゆる短チャネル効果
を抑制しなければならず、このために基板不純物濃度を
高くする必要がある。そして、この短チャネル効果を抑
制するために必要な基板不純物濃度は素子の微細化に伴
って高くなる。結局、概して言えば、低温動作型ＭＯＳ
ＦＥＴの基板不純物濃度は、同じ寸法の室温動作型のそ
れに比べて低く設定できるものの、素子の微細化に伴っ
て高くしなければならない。以上が従来技術の概略であ
るが、詳しくは、例えば、文献 J.Y.Sum et.al.,“Subm
icrometer-Channel CM0S for Low-Temperature Operati
on, ”IEEETrans.Electron Devices,vol ED-34,pp.19-2
7,Jan.1987. に述べられている。
も、室温動作型の場合と同様、いわゆる短チャネル効果
を抑制しなければならず、このために基板不純物濃度を
高くする必要がある。そして、この短チャネル効果を抑
制するために必要な基板不純物濃度は素子の微細化に伴
って高くなる。結局、概して言えば、低温動作型ＭＯＳ
ＦＥＴの基板不純物濃度は、同じ寸法の室温動作型のそ
れに比べて低く設定できるものの、素子の微細化に伴っ
て高くしなければならない。以上が従来技術の概略であ
るが、詳しくは、例えば、文献 J.Y.Sum et.al.,“Subm
icrometer-Channel CM0S for Low-Temperature Operati
on, ”IEEETrans.Electron Devices,vol ED-34,pp.19-2
7,Jan.1987. に述べられている。
【０００４】しかし、上記従来技術においては、以下に
述べる問題点が解決されない。 （１）基板不純物濃度の増加は、反転層にかかる垂直電
界の増大を引き起す。これにより、反転層中のキャリア
移動度とキャリア飽和速度が低下する。上記移動度およ
び飽和速度の低下は、デバイス微細化による動作速度の
向上を抑えるように働くことになる。 （２）また基板不純物濃度の増大は、ソース・基板接合
並びにドレイン・基板接合の接合容量Ｃjの増大をもた
らす。このＣjの増大も、デバイス微細化による動作速
度の向上を抑える。 （３）更に基板不純物濃度の増加は、不可避的なＶtの
増加をもたらす。この結果、ゲート長Ｌがある限界値Ｌ
min以下になると例えばＳiエピタキシャル成長のような
高度なチャネル不純物プロファイル制御技術を使用して
も、もはや動作温度に見合ったＶtを持つＭＯＳＦＥＴ
を作成することが不可能になる。ここで、「動作温度に
見合ったＶt」とは、与えられた動作温度においてチャ
ネルリーク電流の仕様を満たす最低のＶtのことを指
し、高速動作を目的とするＭＯＳＦＥＴでは一般にチャ
ネル不純物プロファイル制御技術を用いてこのＶtを実
現している。上記Ｌminの値は、例えば、文献 M.Aoki
et.al.,“0.1 μm CMOS Devices Using Low-Impurity-C
hannel Transistors(LICT),”in IEDM Tech.Dig.,pp.93
9-941,1990. によれば、Ｔ＝７７Ｋかつ動作温度に見合
ったＶtを０．１５Ｖとしたとき、０．１μｍ程度と見
積られる。したがって、従来技術では、動作温度が７７
Ｋの場合、Ｌが０．１μｍ程度以下になると低温の利点
を引き出す効果が減少する。
述べる問題点が解決されない。 （１）基板不純物濃度の増加は、反転層にかかる垂直電
界の増大を引き起す。これにより、反転層中のキャリア
移動度とキャリア飽和速度が低下する。上記移動度およ
び飽和速度の低下は、デバイス微細化による動作速度の
向上を抑えるように働くことになる。 （２）また基板不純物濃度の増大は、ソース・基板接合
並びにドレイン・基板接合の接合容量Ｃjの増大をもた
らす。このＣjの増大も、デバイス微細化による動作速
度の向上を抑える。 （３）更に基板不純物濃度の増加は、不可避的なＶtの
増加をもたらす。この結果、ゲート長Ｌがある限界値Ｌ
min以下になると例えばＳiエピタキシャル成長のような
高度なチャネル不純物プロファイル制御技術を使用して
も、もはや動作温度に見合ったＶtを持つＭＯＳＦＥＴ
を作成することが不可能になる。ここで、「動作温度に
見合ったＶt」とは、与えられた動作温度においてチャ
ネルリーク電流の仕様を満たす最低のＶtのことを指
し、高速動作を目的とするＭＯＳＦＥＴでは一般にチャ
ネル不純物プロファイル制御技術を用いてこのＶtを実
現している。上記Ｌminの値は、例えば、文献 M.Aoki
et.al.,“0.1 μm CMOS Devices Using Low-Impurity-C
hannel Transistors(LICT),”in IEDM Tech.Dig.,pp.93
9-941,1990. によれば、Ｔ＝７７Ｋかつ動作温度に見合
ったＶtを０．１５Ｖとしたとき、０．１μｍ程度と見
積られる。したがって、従来技術では、動作温度が７７
Ｋの場合、Ｌが０．１μｍ程度以下になると低温の利点
を引き出す効果が減少する。
【０００５】
【発明の目的】本発明の目的は、基板不純物濃度の増大
に起因する上記（１）〜（３）の不都合、すなわち、反
転層にかかる垂直電界の増加、ソース・基板接合並びに
ドレイン・基板接合の接合容量の増大及び不可避的なＶ
tの増加を解消することで、従来の極低温動作ＭＯＳＦ
ＥＴより高速の動作を実現し、さらにゲート長Ｌ＝０．
１μｍ程度以下の微細ＭＯＳＦＥＴに対しても低温の利
点を効果的に引き出すことができる極低温動作型シリコ
ンＭＯＳＦＥＴを提供することにある。
に起因する上記（１）〜（３）の不都合、すなわち、反
転層にかかる垂直電界の増加、ソース・基板接合並びに
ドレイン・基板接合の接合容量の増大及び不可避的なＶ
tの増加を解消することで、従来の極低温動作ＭＯＳＦ
ＥＴより高速の動作を実現し、さらにゲート長Ｌ＝０．
１μｍ程度以下の微細ＭＯＳＦＥＴに対しても低温の利
点を効果的に引き出すことができる極低温動作型シリコ
ンＭＯＳＦＥＴを提供することにある。
【０００６】
【発明の概要】本発明のシリコンＭＯＳＦＥＴは極低温
動作型であり、通常、例えば液体窒素温度７７Ｋ程度も
しくはそれ以下の極低温で使用される。従来の極低温動
作型シリコンＭＯＳＦＥＴではソース・ドレインとは逆
の伝導型のシリコンを基板として使用する。したがっ
て、ソース・ドレインと基板の境界にｐｎ接合が形成さ
れる。ＭＯＳＦＥＴのオフ状態はこのｐｎ接合に付随す
る空間電荷層によって形成される電位障壁により実現さ
れる。そして、いわゆる短チャネル効果を抑制するため
に、微細化すなわちゲート長Ｌの縮小に伴ってその基板
不純物濃度を高くする。このことが上記（１）〜（３）
等の不都合をもたらす。これに対し、本発明の極低温動
作型シリコンＭＯＳＦＥＴでは等価的に真正半導体と見
なされるシリコンを基板として使用する。したがって、
ｐｎ接合は形成されず、空間電荷層もそれに付随する電
位障壁も形成されない。ここでは、該電位障壁の代わり
に、ソース・ドレイン領域におけるバンドギャップナロ
ーイング効果に起因する電位障壁がＭＯＳＦＥＴのオフ
状態を実現する。この電位障壁の高さは、文献（後記）
より、約９０ｍｅＶと見積もられる。これは、適当な極
低温かつ適当に低い電源電圧においては、ＭＯＳＦＥＴ
のオフ状態を実現するのに十分な値である。温度あるい
は電源電圧が上記条件を満たさない場合には、前記バン
ドギャップナローイング効果に起因する電位障壁だけで
はＭＯＳＦＥＴをオフ状態に保つことができなくなる。
このような場合には、チャネル下の基板中にソース・ド
レインとは逆の伝導型の高濃度不純物領域を埋め込む。
この高濃度不純物領域には内蔵電位が発生し、これに対
応する電界はキャリアをソース方向へ押し戻す作用をす
る。換言すると、キャリアに対するポテンシャルの山
が、前記バンドギャップナローイング効果に起因する電
位障壁に加えて形成される。その結果、より高い温度あ
るいはより高い電源電圧でもＭＯＳＦＥＴのオフ状態を
実現することができるようになる。
動作型であり、通常、例えば液体窒素温度７７Ｋ程度も
しくはそれ以下の極低温で使用される。従来の極低温動
作型シリコンＭＯＳＦＥＴではソース・ドレインとは逆
の伝導型のシリコンを基板として使用する。したがっ
て、ソース・ドレインと基板の境界にｐｎ接合が形成さ
れる。ＭＯＳＦＥＴのオフ状態はこのｐｎ接合に付随す
る空間電荷層によって形成される電位障壁により実現さ
れる。そして、いわゆる短チャネル効果を抑制するため
に、微細化すなわちゲート長Ｌの縮小に伴ってその基板
不純物濃度を高くする。このことが上記（１）〜（３）
等の不都合をもたらす。これに対し、本発明の極低温動
作型シリコンＭＯＳＦＥＴでは等価的に真正半導体と見
なされるシリコンを基板として使用する。したがって、
ｐｎ接合は形成されず、空間電荷層もそれに付随する電
位障壁も形成されない。ここでは、該電位障壁の代わり
に、ソース・ドレイン領域におけるバンドギャップナロ
ーイング効果に起因する電位障壁がＭＯＳＦＥＴのオフ
状態を実現する。この電位障壁の高さは、文献（後記）
より、約９０ｍｅＶと見積もられる。これは、適当な極
低温かつ適当に低い電源電圧においては、ＭＯＳＦＥＴ
のオフ状態を実現するのに十分な値である。温度あるい
は電源電圧が上記条件を満たさない場合には、前記バン
ドギャップナローイング効果に起因する電位障壁だけで
はＭＯＳＦＥＴをオフ状態に保つことができなくなる。
このような場合には、チャネル下の基板中にソース・ド
レインとは逆の伝導型の高濃度不純物領域を埋め込む。
この高濃度不純物領域には内蔵電位が発生し、これに対
応する電界はキャリアをソース方向へ押し戻す作用をす
る。換言すると、キャリアに対するポテンシャルの山
が、前記バンドギャップナローイング効果に起因する電
位障壁に加えて形成される。その結果、より高い温度あ
るいはより高い電源電圧でもＭＯＳＦＥＴのオフ状態を
実現することができるようになる。
【０００７】上記構成の本発明の極低温動作型シリコン
ＭＯＳＦＥＴでは、従来型に比べて、シリコン表面反転
層すなわち伝導チャネルにかかる垂直電界が小さい。こ
のため、キャリア移動度とキャリア飽和速度が大きく、
したがって電流駆動能力が高い。また、従来型において
形成されるような空間電荷層を挟んでなるソース／基板
間、およびドレイン／基板間のキャパシタは形成されな
い。このため、ソース／基板間、およびドレイン／基板
間の容量は大幅に低減される。さらに、従来型において
起こるような微細化に伴う不可避的なＶtの増大は起こ
らない。このため、従来型に比べて、より微細でより高
性能なＭＯＳＦＥＴを作成することができる。
ＭＯＳＦＥＴでは、従来型に比べて、シリコン表面反転
層すなわち伝導チャネルにかかる垂直電界が小さい。こ
のため、キャリア移動度とキャリア飽和速度が大きく、
したがって電流駆動能力が高い。また、従来型において
形成されるような空間電荷層を挟んでなるソース／基板
間、およびドレイン／基板間のキャパシタは形成されな
い。このため、ソース／基板間、およびドレイン／基板
間の容量は大幅に低減される。さらに、従来型において
起こるような微細化に伴う不可避的なＶtの増大は起こ
らない。このため、従来型に比べて、より微細でより高
性能なＭＯＳＦＥＴを作成することができる。
【０００８】
【実施例】本発明の第１の実施例を図１（ａ）〜
（ｄ），図２（ａ），（ｂ）及び図３（ａ）〜（ｄ）に
より説明する。なお、本発明の極低温動作型シリコンＭ
ＯＳＦＥＴでは、ゲート長Ｌの値は、０．１μｍ以下と
することができるが、以下に述べる実施例では、Ｌ＝
０．２μｍのｎチャネルＭＯＳＦＥＴを作成する場合を
説明する。なお、本発明における基板としては、不純物
濃度が実質的に真性半導体とみなせる程度に低いものが
使用される。
（ｄ），図２（ａ），（ｂ）及び図３（ａ）〜（ｄ）に
より説明する。なお、本発明の極低温動作型シリコンＭ
ＯＳＦＥＴでは、ゲート長Ｌの値は、０．１μｍ以下と
することができるが、以下に述べる実施例では、Ｌ＝
０．２μｍのｎチャネルＭＯＳＦＥＴを作成する場合を
説明する。なお、本発明における基板としては、不純物
濃度が実質的に真性半導体とみなせる程度に低いものが
使用される。
【０００９】図１（ａ）は第１実施例におけるシリコン
ＭＯＳＦＥＴの断面を模式的に表したものである。ここ
で、同図（ａ）の基板１として、例えば１×１０14ｃｍ
−3以下のほう素（Ｂ）がドーピングされたｐ型Ｓｉ
（１００）ウエハが使用される。 上記ＭＯＳＦＥＴの
作成プロセスを簡単に説明する。まず、図２（ａ）に示
すように、基板１の表面に埋込ｐ領域２を形成する。こ
の埋込ｐ領域２を形成するためには、例えばフォトリソ
グラフィー技術、イオン注入技術とラピッドサーマルア
ニール（ＲＴＡ）技術等を使用する。埋込ｐ領域２の不
純物濃度は、例えば５×１０18ｃｍ-3程度とする。次に
低温Ｓiエピタキシャル成長技術を用いて、基板１と同
じ、すなわち１×１０14ｃｍ- 3以下のボロン（Ｂ）がド
ーピングされたＳi層を０．２μｍ成長させる。この結
果、図２（ｂ）に示すような、ｐ領域が基板１に埋め込
まれた構造が形成される。
ＭＯＳＦＥＴの断面を模式的に表したものである。ここ
で、同図（ａ）の基板１として、例えば１×１０14ｃｍ
−3以下のほう素（Ｂ）がドーピングされたｐ型Ｓｉ
（１００）ウエハが使用される。 上記ＭＯＳＦＥＴの
作成プロセスを簡単に説明する。まず、図２（ａ）に示
すように、基板１の表面に埋込ｐ領域２を形成する。こ
の埋込ｐ領域２を形成するためには、例えばフォトリソ
グラフィー技術、イオン注入技術とラピッドサーマルア
ニール（ＲＴＡ）技術等を使用する。埋込ｐ領域２の不
純物濃度は、例えば５×１０18ｃｍ-3程度とする。次に
低温Ｓiエピタキシャル成長技術を用いて、基板１と同
じ、すなわち１×１０14ｃｍ- 3以下のボロン（Ｂ）がド
ーピングされたＳi層を０．２μｍ成長させる。この結
果、図２（ｂ）に示すような、ｐ領域が基板１に埋め込
まれた構造が形成される。
【００１０】次に素子間分離を施す。この素子間分離は
埋込ｐ領域２の不純物の拡散がほとんど起こらないよ
う、高温長時間の熱処理を含まない技術によって形成す
る。このような技術としては、例えばトレンチアイソレ
ーション、すなわちトレンチを基板面に形成しておき、
このトレンチに酸化シリコン（ＳiＯ2）等を埋め込む方
法がある。この後、通常のポリシリコンゲートＭＯＳＦ
ＥＴ作成プロセスによってＭＯＳＦＥＴを作成するが、
ここでも上記の素子間分離の場合と同様、埋込ｐ領域２
の不純物の拡散がほとんど起こらないようなプロセスが
採用される。そして、最終的には、図１（ａ）の断面図
に示すような構造が形成される。なお、同図（ａ）では
素子間分離のための手段の図示は省略されている。
埋込ｐ領域２の不純物の拡散がほとんど起こらないよ
う、高温長時間の熱処理を含まない技術によって形成す
る。このような技術としては、例えばトレンチアイソレ
ーション、すなわちトレンチを基板面に形成しておき、
このトレンチに酸化シリコン（ＳiＯ2）等を埋め込む方
法がある。この後、通常のポリシリコンゲートＭＯＳＦ
ＥＴ作成プロセスによってＭＯＳＦＥＴを作成するが、
ここでも上記の素子間分離の場合と同様、埋込ｐ領域２
の不純物の拡散がほとんど起こらないようなプロセスが
採用される。そして、最終的には、図１（ａ）の断面図
に示すような構造が形成される。なお、同図（ａ）では
素子間分離のための手段の図示は省略されている。
【００１１】図１（ｂ）〜（ｄ）は、同図（ａ）におけ
るα−α′とβ−β′に沿うエネルギーバンド構造を模
式的に示す図である。なお、比較のために図３（ａ）に
従来技術によるＭＯＳＦＥＴの断面構造を、図３（ｂ）
〜（ｄ）に同図（ａ）におけるα−α′とβ−β′に沿
うエネルギーバンド構造の模式図を示す。なお、図１
（ｂ），（ｄ）および図３（ｂ），（ｄ）に示すエネル
ギー準位はすべての電極の印加電圧が０の場合（すなわ
ち、熱平衡状態）におけるものであり、図１（ｃ）及び
図３（ｃ）はドレイン電圧（ソース電極に対して正の電
圧）が印加された場合のα−α′のエネルギーバンド構
造を示す図である。
るα−α′とβ−β′に沿うエネルギーバンド構造を模
式的に示す図である。なお、比較のために図３（ａ）に
従来技術によるＭＯＳＦＥＴの断面構造を、図３（ｂ）
〜（ｄ）に同図（ａ）におけるα−α′とβ−β′に沿
うエネルギーバンド構造の模式図を示す。なお、図１
（ｂ），（ｄ）および図３（ｂ），（ｄ）に示すエネル
ギー準位はすべての電極の印加電圧が０の場合（すなわ
ち、熱平衡状態）におけるものであり、図１（ｃ）及び
図３（ｃ）はドレイン電圧（ソース電極に対して正の電
圧）が印加された場合のα−α′のエネルギーバンド構
造を示す図である。
【００１２】以下、図１（ａ）に示す本実施例のＭＯＳ
ＦＥＴの動作を、図３（ａ）に示す従来技術のＭＯＳＦ
ＥＴと対比しながら説明する。最初に、オフ状態につい
て述べるが、そのためにまずＶg＝Ｖd＝０Ｖの場合につ
いて図１（ｂ）と図３（ｂ）を参照しながら説明する。
従来技術ＭＯＳＦＥＴでは基板１′が６×１０17ｃｍ-3
程度の不純物濃度のｐ型であるため、ソース４，ドレイ
ン４′及びゲート３の下の部分に空間電荷領域５が形成
される。したがって、α−α′に沿うエネルギーバンド
構造は図３（ｂ）のようになる。すなわち、キャリア
（電子）に対して約１ｅＶのポテンシャルバリア６が形
成され、このポテンシャルバリア６がソース４・ドレイ
ン４′間のリーク電流を防いでいる。一方、本実施例の
ＭＯＳＦＥＴでは、基板１は実質的に真性半導体である
ため空間電荷領域は形成されないが、それにもかかわら
ず図１（ｂ）に示すポテンシャルバリアが形成される。
このポテンシャルバリアは２つの部分、７と８から成
る。これらのうち、バリア７はソース領域（ｎ+拡散
層）４において、その不純物濃度が高いために起こるバ
ンドギャップナローイング効果に起因するものであり、
その高さは、例えば、 N.Lifshitz,"Dependence of th
e Work-Function Difference Between the Polysilicon
Gate and Silicon Substrate on the Doping Level in
Polysilicon,"IEEE Trans.Electron Devices,vol ED-3
2,pp.617-621,Mar.1985. に示されているデータを参照
すれば、約９０ｍｅＶと見積もられる。ポテンシャルバ
リアの他方のバリア８は埋込ｐ領域２がもつビルトイン
ポテンシャルに起因するポテンシャルである。
ＦＥＴの動作を、図３（ａ）に示す従来技術のＭＯＳＦ
ＥＴと対比しながら説明する。最初に、オフ状態につい
て述べるが、そのためにまずＶg＝Ｖd＝０Ｖの場合につ
いて図１（ｂ）と図３（ｂ）を参照しながら説明する。
従来技術ＭＯＳＦＥＴでは基板１′が６×１０17ｃｍ-3
程度の不純物濃度のｐ型であるため、ソース４，ドレイ
ン４′及びゲート３の下の部分に空間電荷領域５が形成
される。したがって、α−α′に沿うエネルギーバンド
構造は図３（ｂ）のようになる。すなわち、キャリア
（電子）に対して約１ｅＶのポテンシャルバリア６が形
成され、このポテンシャルバリア６がソース４・ドレイ
ン４′間のリーク電流を防いでいる。一方、本実施例の
ＭＯＳＦＥＴでは、基板１は実質的に真性半導体である
ため空間電荷領域は形成されないが、それにもかかわら
ず図１（ｂ）に示すポテンシャルバリアが形成される。
このポテンシャルバリアは２つの部分、７と８から成
る。これらのうち、バリア７はソース領域（ｎ+拡散
層）４において、その不純物濃度が高いために起こるバ
ンドギャップナローイング効果に起因するものであり、
その高さは、例えば、 N.Lifshitz,"Dependence of th
e Work-Function Difference Between the Polysilicon
Gate and Silicon Substrate on the Doping Level in
Polysilicon,"IEEE Trans.Electron Devices,vol ED-3
2,pp.617-621,Mar.1985. に示されているデータを参照
すれば、約９０ｍｅＶと見積もられる。ポテンシャルバ
リアの他方のバリア８は埋込ｐ領域２がもつビルトイン
ポテンシャルに起因するポテンシャルである。
【００１３】次に、Ｖd＞０の場合について図１（ｃ）
と図３（ｃ）を参照しながら説明する。図３（ｃ）と図
１（ｃ）は、それぞれ、従来技術ＭＯＳＦＥＴと本実施
例ＭＯＳＦＥＴについて、ドレインに電源電圧（例えば
２Ｖ）が印加された場合のα−α′に沿うエネルギーバ
ンド構造の模式図である。従来構造では、よく知られて
いるように、ドレイン電圧の印加によってドレイン側の
空間電荷領域がソース方向に延びるが、ポテンシャルバ
リア６はほとんど変化しない。これは、ドレイン側の空
間電荷領域とソース側の空間電荷領域とがぶつかること
がないように基板不純物濃度を高く設定してあるためで
ある。一方、本発明のＭＯＳＦＥＴでは、ポテンシャル
の形は埋込ｐ領域の持つ内蔵電位に対応する電界とドレ
インからの電界の合成によって決まり、図１（ｃ）のよ
うになる。ソース近傍ではドレインの影響は弱く、ポテ
ンシャルバリア８の高さは低くなるものの、全体として
のバリア、即ち７と８とを合わせたバリアはオフ状態を
保つのに十分である。ここで、動作温度はその熱エネル
ギーがバリア７の高さ（約９０ｍｅＶ）に比べて十分低
いような温度である。なお、従来技術ＭＯＳＦＥＴにお
いてもｎ+層のバンドキャップナローイング効果に起因
するポテンシャルバリアが存在するが、これは空乏層に
起因するポテンシャルバリア６に比べて無視できるた
め、通常、動作解析上考慮されていない。以上が、本実
施例と従来技術とにおける、ソース４・ドレイン４′方
向のエネルギーバンド構造の違いとオフ状態を得る機構
の違いである。
と図３（ｃ）を参照しながら説明する。図３（ｃ）と図
１（ｃ）は、それぞれ、従来技術ＭＯＳＦＥＴと本実施
例ＭＯＳＦＥＴについて、ドレインに電源電圧（例えば
２Ｖ）が印加された場合のα−α′に沿うエネルギーバ
ンド構造の模式図である。従来構造では、よく知られて
いるように、ドレイン電圧の印加によってドレイン側の
空間電荷領域がソース方向に延びるが、ポテンシャルバ
リア６はほとんど変化しない。これは、ドレイン側の空
間電荷領域とソース側の空間電荷領域とがぶつかること
がないように基板不純物濃度を高く設定してあるためで
ある。一方、本発明のＭＯＳＦＥＴでは、ポテンシャル
の形は埋込ｐ領域の持つ内蔵電位に対応する電界とドレ
インからの電界の合成によって決まり、図１（ｃ）のよ
うになる。ソース近傍ではドレインの影響は弱く、ポテ
ンシャルバリア８の高さは低くなるものの、全体として
のバリア、即ち７と８とを合わせたバリアはオフ状態を
保つのに十分である。ここで、動作温度はその熱エネル
ギーがバリア７の高さ（約９０ｍｅＶ）に比べて十分低
いような温度である。なお、従来技術ＭＯＳＦＥＴにお
いてもｎ+層のバンドキャップナローイング効果に起因
するポテンシャルバリアが存在するが、これは空乏層に
起因するポテンシャルバリア６に比べて無視できるた
め、通常、動作解析上考慮されていない。以上が、本実
施例と従来技術とにおける、ソース４・ドレイン４′方
向のエネルギーバンド構造の違いとオフ状態を得る機構
の違いである。
【００１４】次に、ゲート−基板方向のエネルギーバン
ド構造の違いを説明する。図１（ｄ）と図３（ｄ）は、
Ｖg＝０Ｖの場合の本実施例ＭＯＳＦＥＴと従来技術Ｍ
ＯＳＦＥＴとの図１（ａ），図３（ａ）におけるβ−
β′に沿うエネルギーバンド構造をそれぞれ示す図であ
る。従来技術ＭＯＳＦＥＴでは、ゲート酸化膜下に空乏
層が存在（図３（ａ）参照）し、これにより同図（ｄ）
に示す強いバンドの曲り９が形成される。このため、基
板１′表面に２×１０5Ｖ／ｃｍ程度の電界がかかる。
一方、本実施例ＭＯＳＦＥＴでは電位は基板表面から
０．２μｍの深さにわたって直線的に約１Ｖ変化する。
したがって、基板１′表面の電界は５×１０4Ｖ／ｃｍ
程度になる。このゲート−基板方向のエネルギーバンド
構造の違いはゲート電圧Ｖgと表面電位ψsとの関係にも
大きな差違をもたらす。一般にψsは、 ψs= ＶgＣg／（Ｃg＋Ｃd） で与えられる。ここでＣg，Ｃdはそれぞれゲート酸化膜
容量と空乏層容量である。したがって、従来技術ＭＯＳ
ＦＥＴでは空乏層の厚さが０．０５μｍ程度であるので
Ｃg／（Ｃg＋Ｃd）の値は約０．７になる。これに対
し、本実施例ＭＯＳＦＥＴでは埋込ｐ領域上の基板が空
乏層に相当し、この値は０．９２と計算される。以上の
計算において、ゲート酸化膜厚ｄは６ｎｍと仮定した。
ド構造の違いを説明する。図１（ｄ）と図３（ｄ）は、
Ｖg＝０Ｖの場合の本実施例ＭＯＳＦＥＴと従来技術Ｍ
ＯＳＦＥＴとの図１（ａ），図３（ａ）におけるβ−
β′に沿うエネルギーバンド構造をそれぞれ示す図であ
る。従来技術ＭＯＳＦＥＴでは、ゲート酸化膜下に空乏
層が存在（図３（ａ）参照）し、これにより同図（ｄ）
に示す強いバンドの曲り９が形成される。このため、基
板１′表面に２×１０5Ｖ／ｃｍ程度の電界がかかる。
一方、本実施例ＭＯＳＦＥＴでは電位は基板表面から
０．２μｍの深さにわたって直線的に約１Ｖ変化する。
したがって、基板１′表面の電界は５×１０4Ｖ／ｃｍ
程度になる。このゲート−基板方向のエネルギーバンド
構造の違いはゲート電圧Ｖgと表面電位ψsとの関係にも
大きな差違をもたらす。一般にψsは、 ψs= ＶgＣg／（Ｃg＋Ｃd） で与えられる。ここでＣg，Ｃdはそれぞれゲート酸化膜
容量と空乏層容量である。したがって、従来技術ＭＯＳ
ＦＥＴでは空乏層の厚さが０．０５μｍ程度であるので
Ｃg／（Ｃg＋Ｃd）の値は約０．７になる。これに対
し、本実施例ＭＯＳＦＥＴでは埋込ｐ領域上の基板が空
乏層に相当し、この値は０．９２と計算される。以上の
計算において、ゲート酸化膜厚ｄは６ｎｍと仮定した。
【００１５】オン状態での動作は、後述する移動度μと
飽和速度Ｖsの増加がある以外、本実施例ＭＯＳＦＥＴ
においても従来技術ＭＯＳＦＥＴと同じであり、したが
って通常のＭＯＳＦＥＴ動作を行う。オン状態において
は、ゲートに印加される正の電圧によりソース近傍に強
い電界がかかり、これによるショットキー効果のため、
バンドギャップナローイング効果に起因するポテンシャ
ルバリア７の高さははオン電流を流すに十分な値に下げ
られる。図１（ａ）〜（ｄ）および図２（ａ），（ｂ）
に示した第１実施例ではイオン注入技術を利用したが、
これに代わる方法として、例えば、低温シリコン選択エ
ピタキシャル成長技術を用いることができる。この場合
のプロセスを第２実施例として図４（ａ）〜（ｄ）にし
たがって説明する。図４（ａ）は、ｐ領域２が埋込み形
成された基板１上にゲート電極３をパターニングした
後、その表面に例えば８ｎｍの酸化膜１０を形成した状
態を示す。ここまでは、前述の第１実施例と同じであ
る。次に、反応性イオンエッチング（ＲＩＥ）法により
異方的にＳiＯ2をエッチングする。その結果、図４
（ｂ）に示すように基板１上のＳiＯ2膜とゲート電極３
上のＳiＯ2膜が除去される。次に、例えばＫＯＨにより
Ｓiを例えば３０ｎｍエッチングする。この結果、図４
（ｃ）に示すように基板１とポリシリコンゲート電極３
が部分的にエッチングされる。次に、低温シリコン選択
エピタキシャル成長技術により先にエッチングした部分
を埋め戻す。このとき、Ｓiの成長と同時にＡsのドーピ
ングを行う。これにより図４（ｄ）に示すようなソース
・ドレイン拡散層１２，１２′が形成される。以後は、
第１実施例と同様のプロセスを施す。
飽和速度Ｖsの増加がある以外、本実施例ＭＯＳＦＥＴ
においても従来技術ＭＯＳＦＥＴと同じであり、したが
って通常のＭＯＳＦＥＴ動作を行う。オン状態において
は、ゲートに印加される正の電圧によりソース近傍に強
い電界がかかり、これによるショットキー効果のため、
バンドギャップナローイング効果に起因するポテンシャ
ルバリア７の高さははオン電流を流すに十分な値に下げ
られる。図１（ａ）〜（ｄ）および図２（ａ），（ｂ）
に示した第１実施例ではイオン注入技術を利用したが、
これに代わる方法として、例えば、低温シリコン選択エ
ピタキシャル成長技術を用いることができる。この場合
のプロセスを第２実施例として図４（ａ）〜（ｄ）にし
たがって説明する。図４（ａ）は、ｐ領域２が埋込み形
成された基板１上にゲート電極３をパターニングした
後、その表面に例えば８ｎｍの酸化膜１０を形成した状
態を示す。ここまでは、前述の第１実施例と同じであ
る。次に、反応性イオンエッチング（ＲＩＥ）法により
異方的にＳiＯ2をエッチングする。その結果、図４
（ｂ）に示すように基板１上のＳiＯ2膜とゲート電極３
上のＳiＯ2膜が除去される。次に、例えばＫＯＨにより
Ｓiを例えば３０ｎｍエッチングする。この結果、図４
（ｃ）に示すように基板１とポリシリコンゲート電極３
が部分的にエッチングされる。次に、低温シリコン選択
エピタキシャル成長技術により先にエッチングした部分
を埋め戻す。このとき、Ｓiの成長と同時にＡsのドーピ
ングを行う。これにより図４（ｄ）に示すようなソース
・ドレイン拡散層１２，１２′が形成される。以後は、
第１実施例と同様のプロセスを施す。
【００１６】本実施例では、ソース・ドレインのドーパ
ントとしてＡsの代わりに例えばテルル（Ｔe）を用いる
ことができる。この場合、より高いポテンシャルバリア
７が形成される。さらに、本実施例のＭＯＳＦＥＴでは
Ｖtはポテンシャルバリア７の高さに対応して高くな
る。つまり、よりＶtの高いＭＯＳＦＥＴが形成され
る。したがってこのＭＯＳＦＥＴは、あるリーク電流仕
様に対して第１実施例のＭＯＳＦＥＴより高い温度での
動作が可能になる。なお、ソース・ドレインのドーパン
トとして例えばＡsとＴeとを混ぜて用いることによりポ
テンシャルバリア７の高さをある範囲内で自由に設定で
きる。換言すると、ソース４，ドレイン４′のドーパン
トによってＶtを制御することが出来る。以上の実施例
では、すべて埋込ｐ領域を使用した場合を説明したが
、動作条件等の仕様によってはこれを省略したＭＯＳ
ＦＥＴを作成することも可能である。
ントとしてＡsの代わりに例えばテルル（Ｔe）を用いる
ことができる。この場合、より高いポテンシャルバリア
７が形成される。さらに、本実施例のＭＯＳＦＥＴでは
Ｖtはポテンシャルバリア７の高さに対応して高くな
る。つまり、よりＶtの高いＭＯＳＦＥＴが形成され
る。したがってこのＭＯＳＦＥＴは、あるリーク電流仕
様に対して第１実施例のＭＯＳＦＥＴより高い温度での
動作が可能になる。なお、ソース・ドレインのドーパン
トとして例えばＡsとＴeとを混ぜて用いることによりポ
テンシャルバリア７の高さをある範囲内で自由に設定で
きる。換言すると、ソース４，ドレイン４′のドーパン
トによってＶtを制御することが出来る。以上の実施例
では、すべて埋込ｐ領域を使用した場合を説明したが
、動作条件等の仕様によってはこれを省略したＭＯＳ
ＦＥＴを作成することも可能である。
【００１７】
【発明の効果】以上述べたように、本発明によれば以下
の効果を奏することができる。 （１）まず、反転層にかかる垂直電界の増大が抑制さ
れ、従って移動度μと飽和速度Ｖsの低下が抑制され
る。一般に、反転層にかかる垂直電界の起源は二つに分
けられる。一つは反転層の電荷自身によるものであり、
もう一つはそれ以外の電荷によるものである。前者につ
いては従来型ＭＯＳＦＥＴと本発明は同じであるが、後
者については、従来型ＭＯＳＦＥＴでは、すでに述べた
ように、２×１０5Ｖ／ｃｍ程度（Ｌ＝０．２μｍの場
合）であるのに対し、本発明では５×１０ ４Ｖ／ｃｍ程
度（本実施例の場合）である。したがって、両者の合計
すなわち反転層中のキャリアが感じる垂直電界は、従来
型ＭＯＳＦＥＴでは４．３×１０5Ｖ／ｃｍ程度である
のに対し、本発明では例えば２．８×１０5Ｖ／ｃｍ程
度になる（ここでＶg＝２Ｖ、ゲート酸化膜厚は６ｎｍ
と仮定した）。この垂直電界強度の違いにより、詳細は
動作温度やＳiＯ2／Ｓi界面状態に依存するが、本発明
では従来技術に対して概ね１．５〜２倍の高いμと
Ｖs、したがって電流駆動能力が得られる。 （２）次に、ソース・基板接合及びにドレイン・基板接
合の接合容量Ｃjの増大が抑制される。すなわち、接合
容量Ｃjは従来技術では概ねゲート容量と同程度である
のに対し、本発明ではゲート容量に比べて無視できる程
小さい。このことによりＭＯＳＦＥＴの動作速度は、本
発明では概ね従来の２倍程度とすることができる。以上
の（１）と（２）の効果により、本発明ＭＯＳＦＥＴで
は従来技術ＭＯＳＦＥＴに比べて概ね３〜４倍の高速動
作が達成される。 （３）更に、不可避的なＶtの増加をなくす効果を得る
ことができる。本発明ではゲート長Ｌに関係なく基板は
実質的に真性半導体であり、従来技術の場合のようにＬ
の縮小に伴って基板不純物濃度を高くするものではな
い。したがって、従来技術で起こる不可避的なＶ ｔの増
加は全く起こらない。
の効果を奏することができる。 （１）まず、反転層にかかる垂直電界の増大が抑制さ
れ、従って移動度μと飽和速度Ｖsの低下が抑制され
る。一般に、反転層にかかる垂直電界の起源は二つに分
けられる。一つは反転層の電荷自身によるものであり、
もう一つはそれ以外の電荷によるものである。前者につ
いては従来型ＭＯＳＦＥＴと本発明は同じであるが、後
者については、従来型ＭＯＳＦＥＴでは、すでに述べた
ように、２×１０5Ｖ／ｃｍ程度（Ｌ＝０．２μｍの場
合）であるのに対し、本発明では５×１０ ４Ｖ／ｃｍ程
度（本実施例の場合）である。したがって、両者の合計
すなわち反転層中のキャリアが感じる垂直電界は、従来
型ＭＯＳＦＥＴでは４．３×１０5Ｖ／ｃｍ程度である
のに対し、本発明では例えば２．８×１０5Ｖ／ｃｍ程
度になる（ここでＶg＝２Ｖ、ゲート酸化膜厚は６ｎｍ
と仮定した）。この垂直電界強度の違いにより、詳細は
動作温度やＳiＯ2／Ｓi界面状態に依存するが、本発明
では従来技術に対して概ね１．５〜２倍の高いμと
Ｖs、したがって電流駆動能力が得られる。 （２）次に、ソース・基板接合及びにドレイン・基板接
合の接合容量Ｃjの増大が抑制される。すなわち、接合
容量Ｃjは従来技術では概ねゲート容量と同程度である
のに対し、本発明ではゲート容量に比べて無視できる程
小さい。このことによりＭＯＳＦＥＴの動作速度は、本
発明では概ね従来の２倍程度とすることができる。以上
の（１）と（２）の効果により、本発明ＭＯＳＦＥＴで
は従来技術ＭＯＳＦＥＴに比べて概ね３〜４倍の高速動
作が達成される。 （３）更に、不可避的なＶtの増加をなくす効果を得る
ことができる。本発明ではゲート長Ｌに関係なく基板は
実質的に真性半導体であり、従来技術の場合のようにＬ
の縮小に伴って基板不純物濃度を高くするものではな
い。したがって、従来技術で起こる不可避的なＶ ｔの増
加は全く起こらない。
【００１８】（４）加えて、以下の効果をも達成するこ
とができる。 （ｉ）微細化が進むにつれて従来技術ではチャネル領域
に含まれる不純物原子数が減少する。このため不純物原
子数の統計的バラツキが無視できなくなり、ＵＳＬＩ中
で使われる多数のＭＯＳＦＥＴのＶtを高精度で制御す
ることは原理的に不可能になる。本発明ＭＯＳＦＥＴで
はチャネル領域には不純物原子は実質的に存在ぜず、し
たがってこのような問題は生じない。 （ii）前述したように、本発明ＭＯＳＦＥＴでは、Ｃg
／（Ｃg＋Ｃd）の値が従来技術ＭＯＳＦＥＴに比べて１
に近い。このため従来技術ＭＯＳＦＥＴに比べてサブス
レッショルドスイングＳが小さい。したがって、同じチ
ャネルリーク電流の仕様に対して、従来技術ＭＯＳＦＥ
ＴよりＶtは低く、その分だけ電流駆動能力が高い。こ
の効果は、前述の垂直電界強度が低いことに起因する電
流駆動能力の向上に加えられるものである。 （iii）ドレイン電圧が印加された時、従来技術ＭＯＳ
ＦＥＴでは空間電荷領域の空間電荷のために電界がドレ
イン近傍に集中し、そこで強い電界が発生するのに対
し、本発明ＭＯＳＦＥＴでは空間電荷領域はなく、した
がってドレイン近傍の電界集中は大幅に緩和される。こ
のため、従来技術ＭＯＳＦＥＴにおいて重要な問題であ
るホットキャリアに起因する劣化が著しく抑制される。
とができる。 （ｉ）微細化が進むにつれて従来技術ではチャネル領域
に含まれる不純物原子数が減少する。このため不純物原
子数の統計的バラツキが無視できなくなり、ＵＳＬＩ中
で使われる多数のＭＯＳＦＥＴのＶtを高精度で制御す
ることは原理的に不可能になる。本発明ＭＯＳＦＥＴで
はチャネル領域には不純物原子は実質的に存在ぜず、し
たがってこのような問題は生じない。 （ii）前述したように、本発明ＭＯＳＦＥＴでは、Ｃg
／（Ｃg＋Ｃd）の値が従来技術ＭＯＳＦＥＴに比べて１
に近い。このため従来技術ＭＯＳＦＥＴに比べてサブス
レッショルドスイングＳが小さい。したがって、同じチ
ャネルリーク電流の仕様に対して、従来技術ＭＯＳＦＥ
ＴよりＶtは低く、その分だけ電流駆動能力が高い。こ
の効果は、前述の垂直電界強度が低いことに起因する電
流駆動能力の向上に加えられるものである。 （iii）ドレイン電圧が印加された時、従来技術ＭＯＳ
ＦＥＴでは空間電荷領域の空間電荷のために電界がドレ
イン近傍に集中し、そこで強い電界が発生するのに対
し、本発明ＭＯＳＦＥＴでは空間電荷領域はなく、した
がってドレイン近傍の電界集中は大幅に緩和される。こ
のため、従来技術ＭＯＳＦＥＴにおいて重要な問題であ
るホットキャリアに起因する劣化が著しく抑制される。
【図１】本発明の第１実施例を示すシリコンＭＯＳＦＥ
Ｔの説明図であり、（ａ）は断面模式図、（ｂ）〜
（ｄ）は主要な部分のエネルギーバンド構造図である。
Ｔの説明図であり、（ａ）は断面模式図、（ｂ）〜
（ｄ）は主要な部分のエネルギーバンド構造図である。
【図２】図１のＭＯＳＦＥＴの構成要素である埋込ｐ領
域を形成するプロセスを説明する図である。
域を形成するプロセスを説明する図である。
【図３】従来技術によるシリコンＭＯＳＦＥＴの説明図
であり、（ａ）は断面模式図、（ｂ）〜（ｄ）はその主
要な部分のエネルギーバンド構造図である。
であり、（ａ）は断面模式図、（ｂ）〜（ｄ）はその主
要な部分のエネルギーバンド構造図である。
【図４】本発明の第２実施例を示すシリコンＭＯＳＦＥ
Ｔ作成プロセスの説明図（（ａ）〜（ｄ））である。
Ｔ作成プロセスの説明図（（ａ）〜（ｄ））である。
１ 実質的に真性半導体とみなされる程低い不純物濃度
のシリコン基板 １′ｐ型シリコン基板 ２ 埋込ｐ領域 ３ ゲート電極 ４ ソース電極（ｎ+領域） ４′ドレイン電極（ｎ+領域） ５ 空間電荷領域（空乏領域） ６ 空間電荷領域５に起因するポテンシャルバリア ７ ｎ+領域４のバンドギャップナローイング効果に起
因するポテンシャルバリア ８ 埋込ｐ領域２に起因するポテンシャルの山 ９ 空間電荷領域５に付随するバンドの曲り １０ 酸化シリコン膜 １１ 酸化シリコン側壁 １２ 低温選択エピタキシャル成長技術により形成され
たｎ+領域（ソース・ドレイン電極） １２′低温選択エピタキシャル成長技術により形成され
たｎ+領域（ゲート電極の一部）
のシリコン基板 １′ｐ型シリコン基板 ２ 埋込ｐ領域 ３ ゲート電極 ４ ソース電極（ｎ+領域） ４′ドレイン電極（ｎ+領域） ５ 空間電荷領域（空乏領域） ６ 空間電荷領域５に起因するポテンシャルバリア ７ ｎ+領域４のバンドギャップナローイング効果に起
因するポテンシャルバリア ８ 埋込ｐ領域２に起因するポテンシャルの山 ９ 空間電荷領域５に付随するバンドの曲り １０ 酸化シリコン膜 １１ 酸化シリコン側壁 １２ 低温選択エピタキシャル成長技術により形成され
たｎ+領域（ソース・ドレイン電極） １２′低温選択エピタキシャル成長技術により形成され
たｎ+領域（ゲート電極の一部）
Claims (3)
- 【請求項１】 極低温動作型のシリコンＭＯＳ型電界効
果トランジスタにおいて、 基板の不純物濃度が、実質的に真性半導体とみなせる程
度に低く、かつソース領域におけるバンドギャップナロ
ーイング効果により、ソース領域と基板との間にポテン
シャルバリアを形成してなることを特徴とするシリコン
ＭＯＳ型電界効果トランジスタ。 - 【請求項２】 埋込ｐ領域を具備してなることを特徴と
する請求項１記載のシリコンＭＯＳ型電界効果トランジ
スタ。 - 【請求項３】 ポテンシャルバリアを形成するためのバ
ンドギャップナローイング効果に寄与する不純物を複数
の元素より構成してなることを特徴とする請求項１また
は２記載のシリコンＭＯＳ型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31173791A JPH05136409A (ja) | 1991-10-30 | 1991-10-30 | シリコンｍｏｓ型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31173791A JPH05136409A (ja) | 1991-10-30 | 1991-10-30 | シリコンｍｏｓ型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05136409A true JPH05136409A (ja) | 1993-06-01 |
Family
ID=18020870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31173791A Pending JPH05136409A (ja) | 1991-10-30 | 1991-10-30 | シリコンｍｏｓ型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05136409A (ja) |
-
1991
- 1991-10-30 JP JP31173791A patent/JPH05136409A/ja active Pending
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