JPH05133984A - コンパレータ - Google Patents
コンパレータInfo
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- JPH05133984A JPH05133984A JP29574891A JP29574891A JPH05133984A JP H05133984 A JPH05133984 A JP H05133984A JP 29574891 A JP29574891 A JP 29574891A JP 29574891 A JP29574891 A JP 29574891A JP H05133984 A JPH05133984 A JP H05133984A
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- voltage
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Abstract
(57)【要約】
【目的】素子数の低減が図れるコンパレータとする。
【構成】差動増幅回路３の出力端３Ａ，３Ｂの内、第１
のソースホロワ回路１の出力が供給されるＭＯＳトラン
ジスタ３ａのドレイン側に位置する出力端３Ａを、第１
のソースホロワ回路１の電流源として働くＭＯＳトラン
ジスタ１ｃのゲートに接続し、第２のソースホロワ回路
２の出力が供給されるＭＯＳトランジスタ３ｂのドレイ
ン側に位置する出力端３Ｂを、第２のソースホロワ回路
２の電流源として働くＭＯＳトランジスタ２ｃのゲート
に接続する。 【効果】定電圧源が不要となるから、素子数が少なくな
り、装置の小型化が図られる。
のソースホロワ回路１の出力が供給されるＭＯＳトラン
ジスタ３ａのドレイン側に位置する出力端３Ａを、第１
のソースホロワ回路１の電流源として働くＭＯＳトラン
ジスタ１ｃのゲートに接続し、第２のソースホロワ回路
２の出力が供給されるＭＯＳトランジスタ３ｂのドレイ
ン側に位置する出力端３Ｂを、第２のソースホロワ回路
２の電流源として働くＭＯＳトランジスタ２ｃのゲート
に接続する。 【効果】定電圧源が不要となるから、素子数が少なくな
り、装置の小型化が図られる。
Description
【０００１】
【産業上の利用分野】この発明は、コンパレータの改良
に関し、特に、少ない素子数で構成できるようにしたも
のである。
に関し、特に、少ない素子数で構成できるようにしたも
のである。
【０００２】
【従来の技術】図３は、従来のコンパレータの要部を示
す回路図であり、ＭＯＳトランジスタ１ａと電流源１ｂ
とから構成される第１のソースホロワ回路１と、ＭＯＳ
トランジスタ２ａと電流源２ｂとから構成される第２の
ソースホロワ回路２と、これら第１及び第２のソースホ
ロワ回路の出力が入力される差動増幅回路３とを有して
いる。なお、電流源１ｂは、ＭＯＳトランジスタ１ｃと
定電圧源１ｄとから構成され、電流源２ｂは、ＭＯＳト
ランジスタ２ｃと定電圧源２ｄとから構成されている。
す回路図であり、ＭＯＳトランジスタ１ａと電流源１ｂ
とから構成される第１のソースホロワ回路１と、ＭＯＳ
トランジスタ２ａと電流源２ｂとから構成される第２の
ソースホロワ回路２と、これら第１及び第２のソースホ
ロワ回路の出力が入力される差動増幅回路３とを有して
いる。なお、電流源１ｂは、ＭＯＳトランジスタ１ｃと
定電圧源１ｄとから構成され、電流源２ｂは、ＭＯＳト
ランジスタ２ｃと定電圧源２ｄとから構成されている。
【０００３】そして、第１のソースホロワ回路１のＭＯ
Ｓトランジスタ１ａのゲートに第１の電圧Ａが入力さ
れ、第２のソースホロワ回路の２のＭＯＳトランジスタ
１ｂのゲートに第２の電圧Ｂが入力され、差動増幅回路
３の出力端３Ａ，３Ｂが、次段の差動増幅回路やラッチ
回路（図示せず）を介して、このコンパレータの出力が
必要なロジック回路の入力側に接続されている。
Ｓトランジスタ１ａのゲートに第１の電圧Ａが入力さ
れ、第２のソースホロワ回路の２のＭＯＳトランジスタ
１ｂのゲートに第２の電圧Ｂが入力され、差動増幅回路
３の出力端３Ａ，３Ｂが、次段の差動増幅回路やラッチ
回路（図示せず）を介して、このコンパレータの出力が
必要なロジック回路の入力側に接続されている。
【０００４】このような構成であると、第１のソースホ
ロワ回路１及び第２のソースホロワ回路２によって、第
１の電圧Ａ及び第２の電圧Ｂのレベル調整とインピーダ
ンス変換が行われ、それら第１のソースホロワ回路１及
び第２のソースホロワ回路２の出力の差が差動増幅回路
３で増幅されるから、このコンパレータの出力に基づい
て第１の電圧Ａ及び第２の電圧Ｂの大小関係が判定でき
る。
ロワ回路１及び第２のソースホロワ回路２によって、第
１の電圧Ａ及び第２の電圧Ｂのレベル調整とインピーダ
ンス変換が行われ、それら第１のソースホロワ回路１及
び第２のソースホロワ回路２の出力の差が差動増幅回路
３で増幅されるから、このコンパレータの出力に基づい
て第１の電圧Ａ及び第２の電圧Ｂの大小関係が判定でき
る。
【０００５】
【発明が解決しようとする課題】確かに、上記従来の構
成であっても、第１の電圧Ａ及び第２の電圧Ｂの大小関
係を判定することはできるが、素子数が多いため、装置
の小型化が図り難いという欠点がある。特に、多数のコ
ンパレータを用いて構成される並列型Ａ／Ｄコンバータ
にあっては、コンパレータによって装置規模が決まって
しまうため、Ａ／Ｄコンバータの小型化を図るために
は、より小型のコンパレータを用いる必要がある。
成であっても、第１の電圧Ａ及び第２の電圧Ｂの大小関
係を判定することはできるが、素子数が多いため、装置
の小型化が図り難いという欠点がある。特に、多数のコ
ンパレータを用いて構成される並列型Ａ／Ｄコンバータ
にあっては、コンパレータによって装置規模が決まって
しまうため、Ａ／Ｄコンバータの小型化を図るために
は、より小型のコンパレータを用いる必要がある。
【０００６】この発明は、このような従来の技術が有す
る未解決の課題に着目してなされたものであって、特
に、図３に示した構成において、第１のソースホロワ回
路１の電流源１ｂ及び第２のソースホロワ回路２の電流
源２ｂを構成するための定電圧源を不要とすることによ
り、装置の小型化が図られるコンパレータを提供するこ
とを目的としている。
る未解決の課題に着目してなされたものであって、特
に、図３に示した構成において、第１のソースホロワ回
路１の電流源１ｂ及び第２のソースホロワ回路２の電流
源２ｂを構成するための定電圧源を不要とすることによ
り、装置の小型化が図られるコンパレータを提供するこ
とを目的としている。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、第１及び第２の電圧の大小関係を判定す
るコンパレータにおいて、前記第１の電圧が入力される
第１のソースホロワ回路と、前記第２の電圧が入力され
る第２のソースホロワ回路と、これら第１及び第２のソ
ースホロワ回路の出力が入力される差動増幅回路と、を
備え、前記差動増幅器の出力を、前記第１及び第２のソ
ースホロワ回路の電流源の制御電圧として正帰還させ
た。
に、本発明は、第１及び第２の電圧の大小関係を判定す
るコンパレータにおいて、前記第１の電圧が入力される
第１のソースホロワ回路と、前記第２の電圧が入力され
る第２のソースホロワ回路と、これら第１及び第２のソ
ースホロワ回路の出力が入力される差動増幅回路と、を
備え、前記差動増幅器の出力を、前記第１及び第２のソ
ースホロワ回路の電流源の制御電圧として正帰還させ
た。
【０００８】
【作用】差動増幅回路の出力が、第１及び第２のソース
ホロワ回路の電流源に制御電圧として正帰還されると、
例えば、第１の電圧の方が第２の電圧よりも大きい場合
には、第１のソースホロワ回路の電流源の電流値は減少
し、第２のソースホロワ回路の電流源の電流値は増大す
るため、最終的には、第１のソースホロワ回路の出力は
高電圧レベルに安定し、第２のソースホロワ回路の出力
は低電圧レベルに安定する。逆に、第２の電圧の方が第
１の電圧よりも大きい場合には、逆の作用により、第１
のソースホロワ回路の出力は低電圧レベルに安定し、第
２のソースホロワ回路の出力は高電圧レベルに安定す
る。
ホロワ回路の電流源に制御電圧として正帰還されると、
例えば、第１の電圧の方が第２の電圧よりも大きい場合
には、第１のソースホロワ回路の電流源の電流値は減少
し、第２のソースホロワ回路の電流源の電流値は増大す
るため、最終的には、第１のソースホロワ回路の出力は
高電圧レベルに安定し、第２のソースホロワ回路の出力
は低電圧レベルに安定する。逆に、第２の電圧の方が第
１の電圧よりも大きい場合には、逆の作用により、第１
のソースホロワ回路の出力は低電圧レベルに安定し、第
２のソースホロワ回路の出力は高電圧レベルに安定す
る。
【０００９】従って、それら第１及び第２のソースホロ
ワ回路の出力が入力される差動増幅回路の出力に基づい
て、第１及び第２の電圧の大小関係を判定できるから、
差動増幅器の出力を第１及び第２のソースホロワ回路の
電流源の制御電圧として正帰還させても、コンパレータ
として正常に動作する。
ワ回路の出力が入力される差動増幅回路の出力に基づい
て、第１及び第２の電圧の大小関係を判定できるから、
差動増幅器の出力を第１及び第２のソースホロワ回路の
電流源の制御電圧として正帰還させても、コンパレータ
として正常に動作する。
【００１０】
【実施例】以下、この発明の実施例を図面に基づいて説
明する。図１は、本発明の一実施例の構成を示すコンパ
レータの回路図である。なお、図３に示した従来のコン
パレータと同等の構成には、同じ符号を付し、その重複
する説明は省略する。
明する。図１は、本発明の一実施例の構成を示すコンパ
レータの回路図である。なお、図３に示した従来のコン
パレータと同等の構成には、同じ符号を付し、その重複
する説明は省略する。
【００１１】即ち、本実施例では、差動増幅回路３の出
力端３Ａ及び３Ｂの内、第１のソースホロワ回路１の出
力が供給されるＭＯＳトランジスタ３ａのドレイン側に
位置する出力端３Ａを、その第１のソースホロワ回路１
の電流源を構成するＭＯＳトランジスタ１ｃのゲートに
接続して正帰還回路を形成する一方、第２のソースホロ
ワ回路２の出力が供給されるＭＯＳトランジスタ３ｂの
ドレイン側に位置する出力端３Ｂを、その第２のソース
ホロワ回路２の電流源を構成するＭＯＳトランジスタ２
ｂのゲートに接続して正帰還回路を形成している。
力端３Ａ及び３Ｂの内、第１のソースホロワ回路１の出
力が供給されるＭＯＳトランジスタ３ａのドレイン側に
位置する出力端３Ａを、その第１のソースホロワ回路１
の電流源を構成するＭＯＳトランジスタ１ｃのゲートに
接続して正帰還回路を形成する一方、第２のソースホロ
ワ回路２の出力が供給されるＭＯＳトランジスタ３ｂの
ドレイン側に位置する出力端３Ｂを、その第２のソース
ホロワ回路２の電流源を構成するＭＯＳトランジスタ２
ｂのゲートに接続して正帰還回路を形成している。
【００１２】そして、差動増幅回路３の出力が、別の差
動増幅回路４に供給されていて、さらに、その差動増幅
回路４の出力がラッチ回路５を経て図示しないロジック
段に供給されている。また、差動増幅回路３の電流源を
構成するＭＯＳトランジスタ３ｃのゲートと差動増幅回
路４の電流源を構成するＭＯＳトランジスタ４ｃのゲー
トとは、レベルシフト回路６を介して、オーバーラップ
パルス発生回路７の一方の出力端７Ａに接続され、ラッ
チ回路５の電流源を構成するＭＯＳトランジスタ５ａの
ゲートは、レベルシフト回路８を介して、オーバーラッ
プパルス発生回路７の他方の出力端７Ｂに接続されてい
る。
動増幅回路４に供給されていて、さらに、その差動増幅
回路４の出力がラッチ回路５を経て図示しないロジック
段に供給されている。また、差動増幅回路３の電流源を
構成するＭＯＳトランジスタ３ｃのゲートと差動増幅回
路４の電流源を構成するＭＯＳトランジスタ４ｃのゲー
トとは、レベルシフト回路６を介して、オーバーラップ
パルス発生回路７の一方の出力端７Ａに接続され、ラッ
チ回路５の電流源を構成するＭＯＳトランジスタ５ａの
ゲートは、レベルシフト回路８を介して、オーバーラッ
プパルス発生回路７の他方の出力端７Ｂに接続されてい
る。
【００１３】オーバーラップパルス発生回路７は、互い
にたすき掛けに接続された一対のＮＯＲ回路７ａ及び７
ｂと、インバータ７ｃとを有していて、制御信号Ｃを、
ＮＯＲ回路７ａには直接供給し、ＮＯＲ回路７ｂにはイ
ンバータ７ｃを介して供給している。このため、オーバ
ーラップパルス発生回路７の一方の出力端７Ａ側の出力
は制御信号Ｃと逆相となり、他方の出力端７Ｂ側の出力
は制御信号Ｃと同相となる。ただし、ＮＯＲ回路７ａの
出力は、ＮＯＲ回路７ｂの出力が“Ｈ”レベルとなって
から“Ｌ”レベルとなり、同様に、ＮＯＲ回路７ｂの出
力は、ＮＯＲ回路７ａの出力が“Ｈ”レベルとなってか
ら“Ｌ”レベルとなるので、このオーバーラップパルス
発生回路７の出力端７Ａ及び７Ｂに現れる信号は、
“Ｈ”レベルの状態が互いにオーバーラップした信号と
なる。
にたすき掛けに接続された一対のＮＯＲ回路７ａ及び７
ｂと、インバータ７ｃとを有していて、制御信号Ｃを、
ＮＯＲ回路７ａには直接供給し、ＮＯＲ回路７ｂにはイ
ンバータ７ｃを介して供給している。このため、オーバ
ーラップパルス発生回路７の一方の出力端７Ａ側の出力
は制御信号Ｃと逆相となり、他方の出力端７Ｂ側の出力
は制御信号Ｃと同相となる。ただし、ＮＯＲ回路７ａの
出力は、ＮＯＲ回路７ｂの出力が“Ｈ”レベルとなって
から“Ｌ”レベルとなり、同様に、ＮＯＲ回路７ｂの出
力は、ＮＯＲ回路７ａの出力が“Ｈ”レベルとなってか
ら“Ｌ”レベルとなるので、このオーバーラップパルス
発生回路７の出力端７Ａ及び７Ｂに現れる信号は、
“Ｈ”レベルの状態が互いにオーバーラップした信号と
なる。
【００１４】そして、出力端７Ａに現れた信号は、レベ
ルシフト回路６でレベル調整されてから、ＭＯＳトラン
ジスタ３ｃとＭＯＳトランジスタ４ｃとのゲートに供給
される。つまり、このレベルシフト回路６の出力に同期
して、差動増幅回路３及び４が駆動することになる。ま
た、出力端７Ｂに現れた信号は、レベルシフト回路８で
レベル調整されてから、ＭＯＳトランジスタ５ａのゲー
トに供給される。つまり、このレベルシフト回路８の出
力に同期して、ラッチ回路５が駆動することになる。
ルシフト回路６でレベル調整されてから、ＭＯＳトラン
ジスタ３ｃとＭＯＳトランジスタ４ｃとのゲートに供給
される。つまり、このレベルシフト回路６の出力に同期
して、差動増幅回路３及び４が駆動することになる。ま
た、出力端７Ｂに現れた信号は、レベルシフト回路８で
レベル調整されてから、ＭＯＳトランジスタ５ａのゲー
トに供給される。つまり、このレベルシフト回路８の出
力に同期して、ラッチ回路５が駆動することになる。
【００１５】そこで、オーバーラップパルス発生回路７
に供給される制御信号Ｃは、ラッチ回路５の駆動に同期
して“Ｈ”レベルとなるパルス信号とする。この結果、
レベルシフト回路６の出力信号である差動増幅回路駆動
信号Ｄ1 は、図２（ａ）に示すようなパルス信号とな
り、レベルシフト回路８の出力信号であるラッチ回路駆
動信号Ｄ2 は、図２（ｂ）に示すようなパルス信号とな
り、差動増幅回路駆動信号Ｄ1 の“Ｈ”レベル期間を示
す図２（ｃ）と、ラッチ回路駆動信号Ｄ2 の“Ｈ”レベ
ル期間を示す図２（ｄ）とからも明らかなように、それ
ら両信号Ｄ1 及びＤ2 の“Ｈ”レベルは、互いにオーバ
ーラップしている。
に供給される制御信号Ｃは、ラッチ回路５の駆動に同期
して“Ｈ”レベルとなるパルス信号とする。この結果、
レベルシフト回路６の出力信号である差動増幅回路駆動
信号Ｄ1 は、図２（ａ）に示すようなパルス信号とな
り、レベルシフト回路８の出力信号であるラッチ回路駆
動信号Ｄ2 は、図２（ｂ）に示すようなパルス信号とな
り、差動増幅回路駆動信号Ｄ1 の“Ｈ”レベル期間を示
す図２（ｃ）と、ラッチ回路駆動信号Ｄ2 の“Ｈ”レベ
ル期間を示す図２（ｄ）とからも明らかなように、それ
ら両信号Ｄ1 及びＤ2 の“Ｈ”レベルは、互いにオーバ
ーラップしている。
【００１６】なお、レベルシフト回路６及び８によって
レベル調整される差動増幅回路駆動信号Ｄ1 及びラッチ
回路駆動信号Ｄ2 の“Ｈ”レベルの値は、これらによっ
て駆動されるＭＯＳトランジスタ３ｃ及び５ａが、飽和
領域内において最大の電流値が得られる最適値とする。
今、第１の電圧Ａの方が第２の電圧Ｂよりも高電位であ
るとすると、差動増幅回路駆動信号Ｄ1が“Ｈ”レベル
である期間はＭＯＳトランジスタ３ｃが定電流源として
働くため、第１のソースホロワ回路１の出力が供給され
るＭＯＳトランジスタ３ａの方が、第２のソースホロワ
回路２の出力が供給されるＭＯＳトランジスタ３ｂより
も低抵抗となるため、出力端３Ａが低レベルとなり、出
力端３Ｂが高レベルとなる。
レベル調整される差動増幅回路駆動信号Ｄ1 及びラッチ
回路駆動信号Ｄ2 の“Ｈ”レベルの値は、これらによっ
て駆動されるＭＯＳトランジスタ３ｃ及び５ａが、飽和
領域内において最大の電流値が得られる最適値とする。
今、第１の電圧Ａの方が第２の電圧Ｂよりも高電位であ
るとすると、差動増幅回路駆動信号Ｄ1が“Ｈ”レベル
である期間はＭＯＳトランジスタ３ｃが定電流源として
働くため、第１のソースホロワ回路１の出力が供給され
るＭＯＳトランジスタ３ａの方が、第２のソースホロワ
回路２の出力が供給されるＭＯＳトランジスタ３ｂより
も低抵抗となるため、出力端３Ａが低レベルとなり、出
力端３Ｂが高レベルとなる。
【００１７】すると、第１のソースホロワ回路１の電流
源であるＭＯＳトランジスタ１ｃの電流値が小さくなっ
て、第１のソースホロワ回路１の出力がさらに高レベル
となり、第２のソースホロワ回路２の電流源であるＭＯ
Ｓトランジスタ２ｃの電流値が大きくなって、第２のソ
ースホロワ回路２の出力がさらに低レベルとなるため、
出力端３Ａがさらに低レベルとなり、出力端３Ｂがさら
に高レベルとなる。
源であるＭＯＳトランジスタ１ｃの電流値が小さくなっ
て、第１のソースホロワ回路１の出力がさらに高レベル
となり、第２のソースホロワ回路２の電流源であるＭＯ
Ｓトランジスタ２ｃの電流値が大きくなって、第２のソ
ースホロワ回路２の出力がさらに低レベルとなるため、
出力端３Ａがさらに低レベルとなり、出力端３Ｂがさら
に高レベルとなる。
【００１８】この結果、最終的には、第１のソースホロ
ワ回路１の出力は略電源ＶDDと同電位となり、第２のソ
ースホロワ回路の出力は略接地電位となる。さらに、電
源電位に安定した出力端３Ａの電位が差動増幅回路４の
ＭＯＳトランジスタ４ａのゲートに供給され、接地電位
に安定した出力端３Ｂの電位が差動増幅回路４のＭＯＳ
トランジスタ４ｂのゲートに供給されるから、差動増幅
回路４の出力端４Ａは“Ｌ”レベルとなり、出力端４Ｂ
は“Ｈ”レベルとなる。
ワ回路１の出力は略電源ＶDDと同電位となり、第２のソ
ースホロワ回路の出力は略接地電位となる。さらに、電
源電位に安定した出力端３Ａの電位が差動増幅回路４の
ＭＯＳトランジスタ４ａのゲートに供給され、接地電位
に安定した出力端３Ｂの電位が差動増幅回路４のＭＯＳ
トランジスタ４ｂのゲートに供給されるから、差動増幅
回路４の出力端４Ａは“Ｌ”レベルとなり、出力端４Ｂ
は“Ｈ”レベルとなる。
【００１９】そして、差動増幅回路駆動信号Ｄ1 が
“Ｌ”レベルになる前に、ラッチ回路駆動信号Ｄ2 が
“Ｈ”レベルとなるから、差動増幅回路４の出力がラッ
チ回路５にラッチされる。つまり、本実施例のコンパレ
ータは、出力保持機能を備えたラッチド・コンパレータ
として働く。さらに、ラッチ回路５の出力は、ラッチ回
路駆動信号Ｄ2 が供給されている間は保持されるから、
これがコンパレータの出力として図示しないロジック段
に供給される。
“Ｌ”レベルになる前に、ラッチ回路駆動信号Ｄ2 が
“Ｈ”レベルとなるから、差動増幅回路４の出力がラッ
チ回路５にラッチされる。つまり、本実施例のコンパレ
ータは、出力保持機能を備えたラッチド・コンパレータ
として働く。さらに、ラッチ回路５の出力は、ラッチ回
路駆動信号Ｄ2 が供給されている間は保持されるから、
これがコンパレータの出力として図示しないロジック段
に供給される。
【００２０】従って、そのロジック段において、ラッチ
回路５の出力に基づいて、第１の電圧Ａ及び第２の電圧
Ｂの大小関係が判定される。そして、ラッチ回路駆動信
号Ｄ2 が“Ｈ”レベルとなった後に、差動増幅回路駆動
信号Ｄ1 が“Ｌ”レベルとなれば、差動増幅回路３及び
４がクリアされ、次に差動増幅回路駆動信号Ｄ1 が
“Ｈ”レベルとなった時点の第１の電圧Ａ及び第２の電
圧Ｂについて、上記と同様の作用により、大小判定がな
される。
回路５の出力に基づいて、第１の電圧Ａ及び第２の電圧
Ｂの大小関係が判定される。そして、ラッチ回路駆動信
号Ｄ2 が“Ｈ”レベルとなった後に、差動増幅回路駆動
信号Ｄ1 が“Ｌ”レベルとなれば、差動増幅回路３及び
４がクリアされ、次に差動増幅回路駆動信号Ｄ1 が
“Ｈ”レベルとなった時点の第１の電圧Ａ及び第２の電
圧Ｂについて、上記と同様の作用により、大小判定がな
される。
【００２１】このように、差動増幅回路３の出力を、第
１のソースホロワ回路１のＭＯＳトランジスタ１ｃ及び
第２のソースホロワ回路２のＭＯＳトランジスタ２ｃに
正帰還させる本実施例の構成であっても、コンパレータ
として正常に動作することができる。しかも、第１のソ
ースホロワ回路１及び第２のソースホロワ回路２の電流
源として定電圧源をも用いていた従来のコンパレータに
比べて、素子数が少なくなるから、装置の小型化が図れ
る。このため、本実施例のコンパレータは、多数のコン
パレータを用いて構成される並列型Ａ／Ｄコンバータ等
に好適である。
１のソースホロワ回路１のＭＯＳトランジスタ１ｃ及び
第２のソースホロワ回路２のＭＯＳトランジスタ２ｃに
正帰還させる本実施例の構成であっても、コンパレータ
として正常に動作することができる。しかも、第１のソ
ースホロワ回路１及び第２のソースホロワ回路２の電流
源として定電圧源をも用いていた従来のコンパレータに
比べて、素子数が少なくなるから、装置の小型化が図れ
る。このため、本実施例のコンパレータは、多数のコン
パレータを用いて構成される並列型Ａ／Ｄコンバータ等
に好適である。
【００２２】また、正帰還回路を構成した結果、第１の
電圧Ａ及び第２の電圧Ｂの電位差が微小であっても、第
１のソースホロワ回路１及び第２のソースホロワ回路の
出力は、電源電位又は接地電位に安定するから、微小な
電位差の大小関係を判定できる高精度のコンパレータと
することができる。さらに、本実施例では、差動増幅回
路３及び４を駆動する差動増幅回路駆動信号Ｄ1 と、ラ
ッチ回路５を駆動するラッチ回路駆動信号Ｄ2 とは、互
いに“Ｈ”レベルがオーバーラップしたパルス信号であ
るため、ラッチ回路５の動作に支障をきたすことなく、
低消費電力が図られるという利点がある。
電圧Ａ及び第２の電圧Ｂの電位差が微小であっても、第
１のソースホロワ回路１及び第２のソースホロワ回路の
出力は、電源電位又は接地電位に安定するから、微小な
電位差の大小関係を判定できる高精度のコンパレータと
することができる。さらに、本実施例では、差動増幅回
路３及び４を駆動する差動増幅回路駆動信号Ｄ1 と、ラ
ッチ回路５を駆動するラッチ回路駆動信号Ｄ2 とは、互
いに“Ｈ”レベルがオーバーラップしたパルス信号であ
るため、ラッチ回路５の動作に支障をきたすことなく、
低消費電力が図られるという利点がある。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
差動増幅器の出力を第１及び第２のソースホロワ回路の
電流源の制御電圧として正帰還させたため、素子数が少
なくなって装置の小型化が図れるとともに、微小な電位
差の大小関係をも高精度に判定できるという効果があ
る。
差動増幅器の出力を第１及び第２のソースホロワ回路の
電流源の制御電圧として正帰還させたため、素子数が少
なくなって装置の小型化が図れるとともに、微小な電位
差の大小関係をも高精度に判定できるという効果があ
る。
【図１】本発明の一実施例の構成を示す回路図である。
【図２】差動増幅回路駆動信号及びラッチ回路駆動信号
の波形図である。
の波形図である。
【図３】従来のコンパレータの要部を示す回路図であ
る。
る。
１ 第１のソースホロワ回路 １ｃ ＭＯＳトランジスタ（電流源） ２ 第２のソースホロワ回路 ２ｃ ＭＯＳトランジスタ（電流源） ３，４ 差動増幅回路 ５ ラッチ回路 ６，８ レベルシフト回路 ７ オーバーラップパルス発生回路
Claims (1)
- 【請求項１】 第１及び第２の電圧の大小関係を判定す
るコンパレータにおいて、前記第１の電圧が入力される
第１のソースホロワ回路と、前記第２の電圧が入力され
る第２のソースホロワ回路と、これら第１及び第２のソ
ースホロワ回路の出力が入力される差動増幅回路と、を
備え、前記差動増幅器の出力を、前記第１及び第２のソ
ースホロワ回路の電流源の制御電圧として正帰還させた
ことを特徴とするコンパレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3295748A JP2731057B2 (ja) | 1991-11-12 | 1991-11-12 | コンパレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3295748A JP2731057B2 (ja) | 1991-11-12 | 1991-11-12 | コンパレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05133984A true JPH05133984A (ja) | 1993-05-28 |
| JP2731057B2 JP2731057B2 (ja) | 1998-03-25 |
Family
ID=17824656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3295748A Expired - Fee Related JP2731057B2 (ja) | 1991-11-12 | 1991-11-12 | コンパレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2731057B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007067709A (ja) * | 2005-08-30 | 2007-03-15 | Nec Electronics Corp | 比較回路および半導体装置 |
| JP2018048877A (ja) * | 2016-09-21 | 2018-03-29 | 日本電信電話株式会社 | 電圧検出回路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5160432A (ja) * | 1974-11-25 | 1976-05-26 | Hitachi Ltd | |
| JPS57111116A (en) * | 1980-12-26 | 1982-07-10 | Fujitsu Ltd | Comparator having hysteresis |
| JPS5840919A (ja) * | 1981-09-03 | 1983-03-10 | Nec Corp | 電圧比較回路 |
| JPS61120515A (ja) * | 1984-11-15 | 1986-06-07 | Nec Corp | ヒステリシス回路 |
-
1991
- 1991-11-12 JP JP3295748A patent/JP2731057B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5840919A (ja) * | 1981-09-03 | 1983-03-10 | Nec Corp | 電圧比較回路 |
| JPS61120515A (ja) * | 1984-11-15 | 1986-06-07 | Nec Corp | ヒステリシス回路 |
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|---|---|---|---|---|
| JP2007067709A (ja) * | 2005-08-30 | 2007-03-15 | Nec Electronics Corp | 比較回路および半導体装置 |
| JP2018048877A (ja) * | 2016-09-21 | 2018-03-29 | 日本電信電話株式会社 | 電圧検出回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2731057B2 (ja) | 1998-03-25 |
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Legal Events
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