JPH05130172A - コードワード抽出装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＰＣＭリンクの回線切替・切り戻しあるいは
アラームなどの制御信号を伝送するコードワードが複数
回検出されたときにこのコードワードを抽出する方式に
おける抽出の遅れや抽出漏れを生じないようにすること
を目的とする。 【構成】 フレームごとに１ビットずつ伝送された複数
のビットで構成されるコードワードを順次格納する複数
のデータレジスタと、それぞれのデータレジスタに対応
して設けられてコードワードの到来ごとにこれらデータ
レジスタに格納されているコードワードと到来したコー
ドワードとの一致を検出する一致検出回路と、これら一
致検出回路のいずれかが一致を検出したときに到来した
コードワードを出力するためのゲートとによって構成し
た。なお、上記一致検出回路の一致検出動作をフレーム
同期パルスを計数するカウンタの計数値によって制御す
るように構成することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】ＰＣＭリンクの一対の終端装置間
で回線の切替・切り戻しあるいはアラームなどの制御信
号を伝送するコードワードの受信誤りを防ぐために、同
一のコードワードが複数回検出されたときに抽出する方
式に関する。

【０００２】

【従来の技術】ＰＣＭリンクの一対の終端装置間で伝送
される各フレームごとに１ビットを伝送し、１６フレー
ムで伝送されてくる１６ビットの組合わせによって回線
の切替や切り戻しあるいはアラームなどの制御内容を指
示する制御信号を伝送するコードワードを構成すること
が行われている。。

【０００３】なお、実用化されているシステムにおいて
は２フレームごとに送られて来る１ビットを組合わせて
１６×２＝３２フレームで伝送された１６ビットからな
る１つのコードワードを用いているが、以下の説明では
上述のように１６フレームでコードワードが伝送される
ものとして説明する。

【０００４】このコードワードは例えば“111111110XXX
XXX0”あるいは“000000001XXXXXX1”のようなビットパ
ターンを有しており、“１”および“０”示した１０ビ
ットの固有ビットによってコードワードであることを示
し、“XXXXXX”として示した６ビットによる制御パター
ンで回線の切替などの制御内容を指示している。

【０００５】受信側では、誤動作を防止するために、受
信した信号中の例えば連続した３回のコードワード中に
２回の同一コードワードが検出されることによってこの
コードワードが有効なものとして制御信号で指示された
処理を実行するようにしている。

【０００６】図２は従来のコードワード抽出装置の例を
示すもので、１６ビットの並列データとして与えられる
コードワードが３回のコードワード中の１回目と２回
目、あるいは１回目と３回目のいずれかで一致したとき
に有効なコードワードとして抽出するものである。

【０００７】１６ビットの並列データとして入力したコ
ードワードは、コードワード検出回路１１によって上記
のコードパターンに基づいてコードワードを検出し、コ
ードワードであることが検出されるとそのパルス出力を
(3n+1)番目検出回路１２に供給する。

【０００８】この(3n+1)番目検出回路１２は、入力した
コードワードが何番目に入力したコードワードであるか
を計数し、ｎ＝０，１，２，………、すなわち無効パタ
ーンに続く最初のコードワードである１番目から３つ目
ごとの４番目、７番目………のコードワードであればそ
の出力パルスを３２進カウンタ１３のスタート端子Ｓに
印加してフレーム同期パルスの計数を開始させ、また、
この(3n+1)番目検出回路１２の出力パルスを＃１データ
レジスタ１４のセット端子にも供給して、第１コードワ
ードｗ₁ をこの＃１データレジスタ１４に格納する。

【０００９】次のコードワードｗ₂ が到来するのは１６
フレームの受信が終了したときであるから、この第２コ
ードワードｗ₂ が到来したときにはフレーム同期パルス
を計数する上記３２進カウンタ１３の計数値は“15”に
なっており、このカウンタ13の出力端子13₁₅からの出力
が＃２データレジスタ１５のセット端子に供給されるの
で、第２コードワードｗ₂ は＃２データレジスタ１５に
格納される。

【００１０】同様に、第３コードワードｗ₃ が到来した
ときには上記３２進カウンタ１３が“31”を計数してお
り、その出力端子１３₃₁の出力がセット端子に印加され
ている＃３データレジスタ１６はこの第３コードワード
ｗ₃ を格納する。

【００１１】この３２進カウンタ１３の出力端子１３₃₁
の出力は上記(3n+1)番目検出回路１２のリセット端子に
も印加されて次に到来するコードワードを第１のコード
ワードとして認識するようにされる。

【００１２】＃１比較器１７は、＃１データレジスタ１
４と＃２データレジスタ１５に格納されている第１コー
ドワードｗ₁ と第２コードワードｗ₂ とを比較してこれ
ら２つのコードワードｗ_1,ｗ₂ とが一致したときには一
致パルスを出力してオア回路１９の一方の入力端子に供
給し、また、＃２比較器１８は、＃１データレジスタ１
４と＃３データレジスタ１６に格納されている第１コー
ドワードｗ₁ と第３コードワードｗ₃ とを比較してこれ
ら２つのコードワードｗ_1,ｗ₃ とが一致したときに一致
パルスを出力して上記オア回路１９の他方の入力端子に
供給する。

【００１３】したがって、このオア回路４０は上記比較
器１７，１８の少なくとも一方からの一致パルスが入力
することによって出力パルスを一致メモリ２０に出力し
て、第１および第２コードワードｗ_1,ｗ₂ 、あるいは第
１および第３コードワードｗ _1,ｗ₃ が一致したことをこ
の一致メモリ２０に記憶させる。

【００１４】この一致メモリ２０の出力はアンド回路２
１の一方の入力端子に供給されるので、上記比較器１７
あるいは１８によって一致が検出されたコードワードｗ
₂ あるいはｗ₃ が制御ビット選択回路２２を経てアンド
回路２１から図示しない外部装置に出力される。

【００１５】なお、制御ビット選択回路２２は、並列１
６ビットのコードワードｗから制御パターンを構成する
並列６ビットの制御ビットを選択してアンド回路２１に
供給するために設けたものであるから、単にコードワー
ドｗの並列伝送路の制御ビットに相当する６本の伝送路
のみを上記アンド回路１６の入力端子に接続するように
してもよく、もしコードワードｗの全ビットが外部回路
において用いられる場合にはこの制御ビット選択回路２
２を必ずしも設ける必要はない。

【００１６】

【発明が解決しようとする課題】図３および図４はこの
従来の装置による動作を示すタイムチャートであって、
図３は、入力コードワードの第１のコードワードｗ₁ の
パターンがパターンＡであって、これに連続して５個の
同一パターンＢのコードワードｗ₂ 〜ｗ₆ が続く場合を
示している。

【００１７】先に説明したように、第１コードワードｗ
₁ は＃１データレジスタ１４に、第２コードワードｗ₂
は＃２データレジスタ１５に、また、第３コードワード
ｗ₃ は＃３データレジスタ１６にそれぞれ格納される
が、ワードＡである第１コードワードｗ₁ はワードＢで
ある第２、第３コードワードｗ_2,ｗ₃ のいずれとも一致
しないので、本来この第２および第３コードワードｗ_2,
ｗ₃ の一致によって第３コードワードｗ₃ の始めの時期
に抽出されるべきワードＢのコードワードが抽出されな
い。

【００１８】そして、第４コードワードｗ₄ と第５コー
ドワードｗ₅ との一致によって始めてこのワードＢを有
するコードワードｗ₅が抽出されるので、第３コードワ
ードｗ₃ の始めの時期から第５コードワードｗ₅ の始め
の時期に相当する２つのコードワード期間の抽出遅れを
生じることになる。

【００１９】図４は、上記図３における第４コードワー
ドｗ₄ が雑音などの影響によってワードＢからワード
Ｂ’に変化して受信された場合を示したもので、上記の
説明からも明らかなように、本来抽出されるべきワード
Ｂのコードワードは抽出されない。

【００２０】本発明は、このような抽出の遅れや抽出漏
れを生じないようにしたコードワード抽出装置を得るこ
とを目的とする。

【００２１】

【課題を解決するための手段】フレームごとに１ビット
ずつ伝送された複数のビットで構成されるコードワード
を順次格納する複数のデータレジスタと、それぞれのデ
ータレジスタに対応して設けられてコードワードの到来
ごとにこれらデータレジスタに格納されているコードワ
ードと到来したコードワードとの一致を検出する一致検
出回路と、これら一致検出回路のいずれかが一致を検出
したときに到来したコードワードを出力するためのゲー
トとによってコードワード抽出装置を構成した。

【００２２】また、上記一致検出回路の一致検出動作を
フレーム同期パルスを計数するカウンタの計数値によっ
て制御するようにすることができる。

【００２３】

【作用】到来するコードワードを複数のデータレジスタ
に順次格納しておき、新しいコードワードが到来したと
きに、この到来したコードワードと一致検出回路に対応
して設けられている上記データレジスタが格納している
コードワードとの一致を検出する。

【００２４】そして、新しく到来したコードワードとい
ずれかのデータレジスタに格納されているコードワード
が一致していれば、この新しく到来したコードワードは
同一のコードワードとして複数回受信されたことになる
から、この新しく到来したコードワードは誤りなく受信
されたものと判断することができる。

【００２５】したがって、上記した複数の一致検出回路
の一致検出出力の論理和に応じて新しく到来したコード
ワードを送出すれば、誤りなく受信されたコードワード
が抽出されたことになる。

【００２６】また、このコードワードは、フレームごと
に１ビットずつ伝送された複数のビットで構成されるも
のであるから、フレームの到来と同期しているフレーム
同期信号をカウンタなどで計数することによって新しい
フレームが到来するタイミングを得ることができる。

【００２７】したがって、フレーム同期パルスを計数す
るカウンタの計数値によって上記一致検出回路を制御す
ることによって、所要のタイミングで一致検出動作を行
わせることができる。

【００２８】

【実施例】図１は、本発明を３つの連続するコードワー
ドの中で２つのコードワードが一致したときに誤りのな
いコードワードとして出力するようにしたコードワード
抽出装置に適用した実施例を示すブロック図であって、
並列データとして伝送される伝送路は太い線によって示
してある。

【００２９】例えば従来例において示したように、１６
ビットからなるコードワードを含む入力信号からコード
ワード検出回路１によってコードワードｗ_1,ｗ_2,………
が検出されると、このコードワード検出手段１は１つの
パルスを３進カウンタ２に送出してこのカウンタ２の計
数値を“１”ずつ増加させる。

【００３０】入力データからコードワード検出回路１に
よって第１コードワードｗ₁ が検出されてこの３進カウ
ンタ２の計数値が例えば“０”になると、このカウンタ
２の出力端子２₀ から出力されたパルスは＃１データレ
ジスタ３₁ にセーブ信号として供給されるので、この＃
１データレジスタ３₁ にはこの第１コードワードｗ₁ が
格納され、同時に、このカウンタ２の出力端子２₀ から
のパルスはフレーム同期パルスを計数する３２進カウン
タ４₁ の計数を開始させるスタート端子Ｓにも印加され
るので、このカウンタ４₁ はフレーム同期パルスの計数
を開始する。

【００３１】次の第２コードワードｗ₂ がコードワード
検出手段１によって検出されると、上記３進カウンタ２
の計数値は“１”増加して出力端子２₁ からパルスが出
力されるので、＃１データレジスタ３₁ の場合と同様に
＃２データレジスタ３₂ にこのコードワードｗ₂が格納
されるとともに３２進カウンタ３₂ がフレーム同期パル
スの計数を開始する。

【００３２】一方、この第２コードワードｗ₂ が検出さ
れたときにはフレーム同期パルスを計数する前記３２進
カウンタ４₁ の計数値は“15”になっているので、その
“15”計数時の出力端子15からの出力パルスがオア回路
５₁ の一方の入力端子からこのオア回路を経て＃１一致
検出回路６₁ のイネーブル端子ｅに送られ、これによっ
てイネーブル状態となった＃１一致検出回路６₁ は＃１
データレジスタ３₁ に格納されている第１コードワード
ｗ₁ と新しく到来した第２コードワードｗ₂ とを比較す
る。

【００３３】これによって、第１コードワードｗ₁ と第
２コードワードｗ₂ とが一致していることが検出される
と、＃１一致検出回路６₁ は一致出力をオア回路７を経
てゲート８に供給し、これによって導通状態となったゲ
ート８は入力した並列１６ビットからなる第２コードワ
ードｗ₂ 、あるいは、このコードワードｗ₂ 中の制御パ
ターンに相当する並列６ビットの伝送路からの制御信号
を、出力信号として図示しない後位装置に出力する。

【００３４】次いで、第３コードワードｗ₃ がコードワ
ード検出手段１によって検出されると、上記３進カウン
タ２の計数値は“２”に増加して出力端子２₂ からパル
スが出力されるので、＃３データレジスタ３₃にこのコ
ードワードｗ₃ が格納されるとともに３２進カウンタ３
₃ がフレーム同期パルスの計数を開始する。

【００３５】一方、この第３コードワードｗ₃ が検出さ
れたときにはフレーム同期パルスを計数する前記３２進
カウンタ４₁ の計数値は“31”になっているので、その
“31”計数時の出力端子31からの出力パルスがオア回路
５₁ の一方の入力端子からこのオア回路５₁ を経て＃１
一致検出回路６₁ のイネーブル端子ｅに送られ、これに
よってイネーブル状態となった＃１一致検出回路６
₁ は、＃１データレジスタ３₁ に格納されているコード
ワードｗ₁ とこの第３コードワードｗ₃ とを比較する。

【００３６】また、このときにはフレーム同期パルスを
計数する前記３２進カウンタ４₂ の計数値は“15”にな
っているので、その“15”計数時の出力端子15からの出
力パルスがオア回路５₂ の一方の入力端子からこのオア
回路を経て＃２一致検出回路６₂ のイネーブル端子ｅに
送られ、これによってイネーブル状態となった＃２一致
検出回路６₂ は、＃２データレジスタ３₂ に格納されて
いるコードワードｗ₂ とこの第３コードワードｗ₃ とを
比較する。

【００３７】これによって、第１コードワードｗ₁ と第
３コードワードｗ₂ とが一致していること、あるいは、
第２コードワードｗ₂と第３コードワードｗ₃ とが一致
していることが検出されると、＃１一致検出回路６₁ お
よび／または＃２一致検出回路６₂ はそれぞれ一致出力
をオア回路７を経てゲート８に供給し、これによって導
通状態となったゲート８は入力した並列１６ビットから
なる第２コードワードｗ₃ 、あるいは、このコードワー
ドｗ₃ 中の並列６ビットの伝送路からの制御信号を、出
力データとして図示しない後位装置に出力する。

【００３８】さらに、第４コードワードｗ₄ がコードワ
ード検出手段１によって検出されると上記３進カウンタ
２の計数値は再び“０”に戻り、出力端子２₀ からパル
スが出力されるので、＃１データレジスタ３₁にこのコ
ードワードｗ₄ が格納されるとともに３２進カウンタ３
₁ がフレーム同期パルスの計数を開始することは第１コ
ードワードｗ₁ が検出された場合と同様である。

【００３９】しかしながら、前述した第１のコードワー
ドｗ₁ が到来したときとは異なって３２進カウンタ４_2,
４₃ の計数値はそれぞれ“31”，“15”になっているの
で、＃２，＃３一致検出回路６_2,６₃ では対応するデー
タレジスタ４_2,４₃ が格納している第２、第３コードワ
ードｗ_2,ｗ₃ と到来した第４コードワードｗ₄ とをそれ
ぞれ比較し、少なくとも一方の一致検出回路６から一致
出力が得られれば、前述したようにゲート８を経て到来
したコードワードｗ₄ が出力される。

【００４０】同様に、第５コードワードｗ₅ が検出され
ると上記３進カウンタ２の計数値は“１”となるので、
この第５コードワードｗ₅ が＃２データレジスタ３₂ に
格納され、同時に、＃１，＃３一致検出回路６_1,６₃ で
は対応するデータレジスタ４ _1,４₃ が格納している第
１、第３コードワードｗ_1,ｗ₃ と到来した第５コードワ
ードｗ₅ とをそれぞれ比較して少なくとも一方の一致検
出回路６から一致出力が得られれば、ゲート８を経て到
来したコードワードｗ₅ を出力する。

【００４１】以上詳細に述べたように、この実施例では
３つのデータレジスタの中の２つのデータレジスタに既
に格納されている２つコードワードと新しく到来したコ
ードワードとの一致を検出しているので、図３，４によ
って示した従来例のような抽出洩れや遅れがなく、正し
く受信したコードワードを抽出・出力することができ
る。

【００４２】なお、前記の一致検出回路６は、データレ
ジスタ３からの並列伝送路のビット線と入力信号線を構
成する並列伝送路の対応するビット線とが入力端子にそ
れぞれ接続された並列伝送路のビット線数に等しい数の
ＥＯＲ回路と、これらのＥＯＲ回路の出力を入力とする
アンド回路などを組合わせることによって構成し得るこ
とはいうまでもない。

【００４３】

【発明の効果】以上詳細に述べたように、本発明によれ
ば、データレジスタに既に格納されているコードワード
と新しく到来したコードワードとの一致によって正しく
受信されているか否かを検出しているので、従来例のよ
うな抽出洩れや遅れがなく、正しいコードワードを出力
することができるという、格別の効果を達成することが
できる。

【図面の簡単な説明】

【図１】本発明の原理的実施例を示すブロック図であ
る。

【図２】従来例を示すブロック図である。

【図３】従来例の動作説明図である。

【図４】従来例の動作説明図である。

【符号の説明】

３_1,３_2,３₃ データレジスタ ４_1,４_2,４₃ カウンタ ６_1,６_2,６₃ 一致検出回路 ７ ゲート

フロントページの続き (72)発明者 森田 義雄 神奈川県横浜市港北区新横浜三丁目９番18 号 富士通コミユニケーシヨン・システム ズ株式会社内 (72)発明者 柴田 恵 神奈川県横浜市港北区新横浜三丁目９番18 号 富士通コミユニケーシヨン・システム ズ株式会社内 (72)発明者 橘 大和 神奈川県横浜市港北区新横浜三丁目９番18 号 富士通コミユニケーシヨン・システム ズ株式会社内 (72)発明者 大島 和郡 神奈川県横浜市港北区新横浜三丁目９番18 号 富士通コミユニケーシヨン・システム ズ株式会社内

Claims (2)

【特許請求の範囲】
1. 【請求項１】フレームごとに１ビットずつ伝送された複
   数のビットで構成されるコードワードを順次格納する複
   数のデータレジスタと、 それぞれのデータレジスタに対応して設けられ、コード
   ワードの到来ごとにこれらデータレジスタに格納されて
   いるコードワードと到来したコードワードとの一致を検
   出する一致検出回路と、 これら一致検出回路のいずれかが一致を検出したときに
   到来したコードワードを出力するためのゲートとを備え
   ることを特徴とするコードワード抽出装置。
2. 【請求項２】上記一致検出回路の一致検出動作をフレー
   ム同期パルスを計数するカウンタの計数値によって制御
   するようにしたことを特徴とする請求項１記載のコード
   ワード抽出装置。