JPH05130142A - パケツト交換方式 - Google Patents
パケツト交換方式Info
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- JPH05130142A JPH05130142A JP28603391A JP28603391A JPH05130142A JP H05130142 A JPH05130142 A JP H05130142A JP 28603391 A JP28603391 A JP 28603391A JP 28603391 A JP28603391 A JP 28603391A JP H05130142 A JPH05130142 A JP H05130142A
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Abstract
(57)【要約】
【目的】 パケットの出力順序制御に要する遅延および
そのハードウェアを低減する。 【構成】 パケット順序整列回路１００はスイッチ回路
から出力されたパケットを各スイッチ回路対応のパケッ
トメモリ１０１−１，１０１−２に蓄積し、各パケット
メモリ１０１−１，１０１−２の蓄積パケット数が全て
１以上の場合もしくは蓄積パケット数が０であるパケッ
トメモリ１０１−１，１０１−２に対応するスイッチ回
路内に該当するパケット順序整列回路に出力されるべき
パケットが存在しない場合もしくは記憶回路１０２に記
憶されているタイムスタンプと等しいタイムスタンプを
持つパケットがパケットメモリ１０１−１，１０１−２
に蓄積されている場合にパケットのタイムスタンプの順
序に従ってパケットをパケットメモリ１０１−１，１０
１−２から出力する。
そのハードウェアを低減する。 【構成】 パケット順序整列回路１００はスイッチ回路
から出力されたパケットを各スイッチ回路対応のパケッ
トメモリ１０１−１，１０１−２に蓄積し、各パケット
メモリ１０１−１，１０１−２の蓄積パケット数が全て
１以上の場合もしくは蓄積パケット数が０であるパケッ
トメモリ１０１−１，１０１−２に対応するスイッチ回
路内に該当するパケット順序整列回路に出力されるべき
パケットが存在しない場合もしくは記憶回路１０２に記
憶されているタイムスタンプと等しいタイムスタンプを
持つパケットがパケットメモリ１０１−１，１０１−２
に蓄積されている場合にパケットのタイムスタンプの順
序に従ってパケットをパケットメモリ１０１−１，１０
１−２から出力する。
Description
【０００１】
【産業上の利用分野】本発明は高速パケット交換方式の
構成技術に関する。
構成技術に関する。
【０００２】
【従来の技術】音声，データ，画像等すべての情報をパ
ケットに変換し、かつ簡略化したプロトコルを用いて、
超高速に情報を伝送，交換するために用いる高速パケッ
ト交換方式への関心が高い。このような高速パケット交
換方式に用いるパケット交換装置として、１９９１年電
子情報通信学会秋季大会Ｂ−３０５にて荒巻らにより発
表された「セル分配型高速ＡＴＭスイッチの遅延評価」
等がある。これらの論文では、入力ポート対応のパケッ
ト振り分け手段と、複数の交換手段と、出力ポート対応
のパケット順序整列手段を持ち、パケット振り分け手段
は複数の交換手段から１個選択してパケットを出力し、
複数の交換手段はパケットの交換処理を行い、パケット
順序整列手段はパケットの出力順序を整えた後に出力ポ
ートに出力するような構成を示している。
ケットに変換し、かつ簡略化したプロトコルを用いて、
超高速に情報を伝送，交換するために用いる高速パケッ
ト交換方式への関心が高い。このような高速パケット交
換方式に用いるパケット交換装置として、１９９１年電
子情報通信学会秋季大会Ｂ−３０５にて荒巻らにより発
表された「セル分配型高速ＡＴＭスイッチの遅延評価」
等がある。これらの論文では、入力ポート対応のパケッ
ト振り分け手段と、複数の交換手段と、出力ポート対応
のパケット順序整列手段を持ち、パケット振り分け手段
は複数の交換手段から１個選択してパケットを出力し、
複数の交換手段はパケットの交換処理を行い、パケット
順序整列手段はパケットの出力順序を整えた後に出力ポ
ートに出力するような構成を示している。
【０００３】図７，図８，図９を用いて、その一例を説
明する。これらの図は、入出力回線が共に２本のパケッ
ト交換装置の場合であり、２個のスイッチ回路で構成さ
れているとする。
明する。これらの図は、入出力回線が共に２本のパケッ
ト交換装置の場合であり、２個のスイッチ回路で構成さ
れているとする。
【０００４】最初に全体の基本的な動作を説明する。入
力ポートから入力されたパケットはパケット振り分け回
路７００−１，７００−２において入力時刻を表すタイ
ムスタンプを付与され、複数のパケットスイッチ回路の
中から１個のスイッチ回路を選択し、そのスイッチ回路
へ出力される。出力されたパケットはスイッチ回路７０
１−１，７０１−２において、パケットに付与されてい
るアドレス情報にもとづいて交換処理され、所望の出力
ポートに接続されているパケット順序整列回路７０２−
１，７０２−２に出力される。パケット順序整列回路７
０２−１，７０２−２は、パケットに付与されているタ
イムスタンプい従い、パケットを出力ポートに出力す
る。
力ポートから入力されたパケットはパケット振り分け回
路７００−１，７００−２において入力時刻を表すタイ
ムスタンプを付与され、複数のパケットスイッチ回路の
中から１個のスイッチ回路を選択し、そのスイッチ回路
へ出力される。出力されたパケットはスイッチ回路７０
１−１，７０１−２において、パケットに付与されてい
るアドレス情報にもとづいて交換処理され、所望の出力
ポートに接続されているパケット順序整列回路７０２−
１，７０２−２に出力される。パケット順序整列回路７
０２−１，７０２−２は、パケットに付与されているタ
イムスタンプい従い、パケットを出力ポートに出力す
る。
【０００５】このとき、パケットスイッチ回路は図８に
示すような構成をとる。
示すような構成をとる。
【０００６】パケットスイッチ回路８００の各入力ポー
トから入力してくるパケットは、時分割多重バス８０１
において時分割多重され、各出力ポートに対応したアド
レスフィルタ８０２−１，８０２−２に出力される。ア
ドレスフィルタ８０２−１，８０２−２は、パケットの
アドレス情報を識別し、該当するパケットを受信する。
パケットメモリ（ＦＩＦＯ）８０３−１，８０３−２は
アドレスフィルタ８０２−１，８０２−２が受信したパ
ケットの蓄積および出力ポートへの出力を行う。
トから入力してくるパケットは、時分割多重バス８０１
において時分割多重され、各出力ポートに対応したアド
レスフィルタ８０２−１，８０２−２に出力される。ア
ドレスフィルタ８０２−１，８０２−２は、パケットの
アドレス情報を識別し、該当するパケットを受信する。
パケットメモリ（ＦＩＦＯ）８０３−１，８０３−２は
アドレスフィルタ８０２−１，８０２−２が受信したパ
ケットの蓄積および出力ポートへの出力を行う。
【０００７】次に、図９を用いてパケット順序整列回路
の動作を説明する。
の動作を説明する。
【０００８】各スイッチ回路から出力されたパケットは
各パケットスイッチ回路毎に設置されたパケットメモリ
（ＦＩＦＯ）９００−１，９００−２に蓄積される。す
べてのパケットメモリ（ＦＩＦＯ）９０１−１，９０１
−２にパケットが蓄積されている場合、もしくはスイッ
チ回路からパケットが出力された場合、もしくは各スイ
ッチ回路に該当するパケット順序整列回路９００に向か
うパケットが存在しない場合に、タイムスタンプ最小値
検知回路９００１が各パケットメモリ（ＦＩＦＯ）９０
１−１，９０１−２の先頭に蓄積されているパケットに
付与されているタイムスタンプを比較し、最も小さいタ
イムスタンプを検知し、該当するパケットをパケットメ
モリ（ＦＩＦＯ）９０１−１，９０１−２から出力する
ように制御信号を送信する。
各パケットスイッチ回路毎に設置されたパケットメモリ
（ＦＩＦＯ）９００−１，９００−２に蓄積される。す
べてのパケットメモリ（ＦＩＦＯ）９０１−１，９０１
−２にパケットが蓄積されている場合、もしくはスイッ
チ回路からパケットが出力された場合、もしくは各スイ
ッチ回路に該当するパケット順序整列回路９００に向か
うパケットが存在しない場合に、タイムスタンプ最小値
検知回路９００１が各パケットメモリ（ＦＩＦＯ）９０
１−１，９０１−２の先頭に蓄積されているパケットに
付与されているタイムスタンプを比較し、最も小さいタ
イムスタンプを検知し、該当するパケットをパケットメ
モリ（ＦＩＦＯ）９０１−１，９０１−２から出力する
ように制御信号を送信する。
【０００９】このようにスイッチ回路において同一行き
先のパケットは出力ポート毎に設置されているパケット
メモリ（ＦＩＦＯ）によって入力された順序に従って、
この順序を入れ替えることなく交換処理および出力され
るので、パケット順序整列回路ではパケットメモリ（Ｆ
ＩＦＯ）の先頭に蓄積されているパケットの中で最小の
タイムスタンプを持つパケットを出力することによって
パケットの順序整列を行うことができる。
先のパケットは出力ポート毎に設置されているパケット
メモリ（ＦＩＦＯ）によって入力された順序に従って、
この順序を入れ替えることなく交換処理および出力され
るので、パケット順序整列回路ではパケットメモリ（Ｆ
ＩＦＯ）の先頭に蓄積されているパケットの中で最小の
タイムスタンプを持つパケットを出力することによって
パケットの順序整列を行うことができる。
【００１０】
【発明が解決しようとする課題】従来のパケット交換方
式では、パケット順序整列回路において各スイッチ回路
毎にパケットメモリ（ＦＩＦＯ）が設置されているため
に、他のパケットメモリに空き容量があるにも拘らず、
ある特定のパケットメモリでパケットの廃棄が生じるこ
とがあり、メモリの利用効率の劣化が生じる場合があ
る。また、パケットが蓄積されていないパケットメモリ
が存在する場合に、パケットの出力を停止することがあ
るために、パケット順序整列回路におけるパケットの遅
延時間が増大する。
式では、パケット順序整列回路において各スイッチ回路
毎にパケットメモリ（ＦＩＦＯ）が設置されているため
に、他のパケットメモリに空き容量があるにも拘らず、
ある特定のパケットメモリでパケットの廃棄が生じるこ
とがあり、メモリの利用効率の劣化が生じる場合があ
る。また、パケットが蓄積されていないパケットメモリ
が存在する場合に、パケットの出力を停止することがあ
るために、パケット順序整列回路におけるパケットの遅
延時間が増大する。
【００１１】本発明の目的は、従来技術のかかる問題点
を解決し、パケット順序整列回路におけるパケットメモ
リの利用効率を向上させ、また、パケットの遅延時間を
減少させるのに有効なパケット交換装置の構成法を提供
することにある。
を解決し、パケット順序整列回路におけるパケットメモ
リの利用効率を向上させ、また、パケットの遅延時間を
減少させるのに有効なパケット交換装置の構成法を提供
することにある。
【００１２】
【課題を解決するための手段】本発明は、複数の入力ポ
ートと複数の出力ポートを持ち、前記入力ポートから入
力するパケットをパケットのアドレス情報が示す前記出
力ポートに出力するパケット交換方式において、パケッ
ト振り分け手段と、交換手段と、パケット順序整列手段
とを備え、前記パケット振り分け手段は、前記入力ポー
ト対応に設置され、１本の入力線と複数の出力線を持
ち、前記１本の入力線が前記入力ポートに接続されてお
り、複数の出力線から１本の出力線を順次選択し、前記
入力ポートから入力してくるパケットに入力時刻情報を
示すタイムスタンプを付与した後、出力線に接続されて
いる前記交換手段へ出力し、前記交換手段は、複数の入
力線と複数の出力線を持ち、前記複数の入力線は各々、
異なる前記パケット振り分け手段の出力線と接続されて
おり、パケットのアドレス情報を検知し、同一出力線行
きのパケットを入力された順序に従って、この順序を入
れ替えることなく出力線に出力し、前記パケット順序整
列手段は、前記各出力ポート対応に設置され、複数の入
力線と１本の出力線を持ち、前記複数の入力線は各々、
異なる前記交換手段の出力線と接続され、前記１本の出
力線は出力ポートに接続され、さらに前記パケット順序
整列手段は、前記複数の交換手段から出力されるパケッ
トを各交換手段毎に設置されているパケット蓄積手段
と、このパケット蓄積手段から最後に前記出力ポートへ
出力されたパケットのタイムスタンプを記憶するタイム
スタンプ記憶手段を有し、各交換手段毎に設置されてい
る蓄積手段に蓄積されているパケットの数がすべて１以
上の場合、もしくは蓄積されているパケットの数が０で
ある蓄積手段に対応する交換手段内に該当するパケット
順序整列手段に出力されるべきパケットが存在しない場
合、もしくは前記タイムスタンプ記憶手段に記憶されて
いるタイムスタンプの値と等しいタイムスタンプが付与
されているパケットが前記パケット蓄積手段に蓄積され
ている場合に、前記蓄積手段に蓄積されているパケット
の中で、前記入力ポートから最も早く入力したパケット
を出力ポートに出力することを特徴とする。
ートと複数の出力ポートを持ち、前記入力ポートから入
力するパケットをパケットのアドレス情報が示す前記出
力ポートに出力するパケット交換方式において、パケッ
ト振り分け手段と、交換手段と、パケット順序整列手段
とを備え、前記パケット振り分け手段は、前記入力ポー
ト対応に設置され、１本の入力線と複数の出力線を持
ち、前記１本の入力線が前記入力ポートに接続されてお
り、複数の出力線から１本の出力線を順次選択し、前記
入力ポートから入力してくるパケットに入力時刻情報を
示すタイムスタンプを付与した後、出力線に接続されて
いる前記交換手段へ出力し、前記交換手段は、複数の入
力線と複数の出力線を持ち、前記複数の入力線は各々、
異なる前記パケット振り分け手段の出力線と接続されて
おり、パケットのアドレス情報を検知し、同一出力線行
きのパケットを入力された順序に従って、この順序を入
れ替えることなく出力線に出力し、前記パケット順序整
列手段は、前記各出力ポート対応に設置され、複数の入
力線と１本の出力線を持ち、前記複数の入力線は各々、
異なる前記交換手段の出力線と接続され、前記１本の出
力線は出力ポートに接続され、さらに前記パケット順序
整列手段は、前記複数の交換手段から出力されるパケッ
トを各交換手段毎に設置されているパケット蓄積手段
と、このパケット蓄積手段から最後に前記出力ポートへ
出力されたパケットのタイムスタンプを記憶するタイム
スタンプ記憶手段を有し、各交換手段毎に設置されてい
る蓄積手段に蓄積されているパケットの数がすべて１以
上の場合、もしくは蓄積されているパケットの数が０で
ある蓄積手段に対応する交換手段内に該当するパケット
順序整列手段に出力されるべきパケットが存在しない場
合、もしくは前記タイムスタンプ記憶手段に記憶されて
いるタイムスタンプの値と等しいタイムスタンプが付与
されているパケットが前記パケット蓄積手段に蓄積され
ている場合に、前記蓄積手段に蓄積されているパケット
の中で、前記入力ポートから最も早く入力したパケット
を出力ポートに出力することを特徴とする。
【００１３】前記パケット順序整列手段において、前記
複数の交換手段から出力されるパケットを一括して同一
メモリに蓄積する蓄積手段を備えることもできる。
複数の交換手段から出力されるパケットを一括して同一
メモリに蓄積する蓄積手段を備えることもできる。
【００１４】さらに前記交換手段のパケットの出力速度
を、前記交換手段へのパケットの入力速度の整数倍とす
るのが好適である。
を、前記交換手段へのパケットの入力速度の整数倍とす
るのが好適である。
【００１５】また本発明は、前記パケット順序整列手段
において、前記複数の交換手段から出力されるパケット
を一括して同一メモリに蓄積する蓄積手段を有すること
を特徴とする。
において、前記複数の交換手段から出力されるパケット
を一括して同一メモリに蓄積する蓄積手段を有すること
を特徴とする。
【００１６】さらに、前記交換手段のパケットの出力速
度が、前記交換手段への入力速度の整数倍とするのが好
適である。
度が、前記交換手段への入力速度の整数倍とするのが好
適である。
【００１７】
【作用】本発明は、パケット順序整列回路におけるパケ
ットメモリの利用効率向上およびパケットの遅延時間を
減少させるのに有効なパケット交換装置の構成法を与え
るものである。
ットメモリの利用効率向上およびパケットの遅延時間を
減少させるのに有効なパケット交換装置の構成法を与え
るものである。
【００１８】パケット振り分け手段と，複数の交換手段
と，パケット順序整列手段を持ち、パケット振り分け手
段でパケットを出力する交換手段を複数の交換手段から
１個選択してパケットを出力し、複数の交換手段が異な
るパケットの交換処理を行い、パケット順序整列手段で
パケットの出力順序を整えた後に出力ポートを出力する
パケット交換方式において、交換手段が同一行き先のパ
ケットを入力された従って、順序を入れ替えることなく
パケットの交換処理および出力を行い、パケット順序整
列手段が複数の交換手段から出力されるパケットを蓄積
し、各交換手段毎に蓄積パケット数を演算し、全ての蓄
積パケット数が１以上の場合、もしくは、蓄積されてい
るパケットの数が０である蓄積手段に対応する交換手段
内に該当するパケット順序整列手段に出力されるべきパ
ケットが存在しない場合、もしくはタイムスタンプ記憶
手段に記憶されているタイムスタンプの値と等しいタイ
ムスタンプが付与されているパケットがパケット蓄積手
段に蓄積されている場合に、蓄積手段に蓄積されている
パケットの中で、入力ポートから最も早く入力したパケ
ットを出力ポートに出力するパケットのパケット順序整
列回路における遅延時間を減らすことができる。
と，パケット順序整列手段を持ち、パケット振り分け手
段でパケットを出力する交換手段を複数の交換手段から
１個選択してパケットを出力し、複数の交換手段が異な
るパケットの交換処理を行い、パケット順序整列手段で
パケットの出力順序を整えた後に出力ポートを出力する
パケット交換方式において、交換手段が同一行き先のパ
ケットを入力された従って、順序を入れ替えることなく
パケットの交換処理および出力を行い、パケット順序整
列手段が複数の交換手段から出力されるパケットを蓄積
し、各交換手段毎に蓄積パケット数を演算し、全ての蓄
積パケット数が１以上の場合、もしくは、蓄積されてい
るパケットの数が０である蓄積手段に対応する交換手段
内に該当するパケット順序整列手段に出力されるべきパ
ケットが存在しない場合、もしくはタイムスタンプ記憶
手段に記憶されているタイムスタンプの値と等しいタイ
ムスタンプが付与されているパケットがパケット蓄積手
段に蓄積されている場合に、蓄積手段に蓄積されている
パケットの中で、入力ポートから最も早く入力したパケ
ットを出力ポートに出力するパケットのパケット順序整
列回路における遅延時間を減らすことができる。
【００１９】このとき、パケット順序整列手段において
パケット蓄積手段を共有することによって、パケット順
序整列手段におけるメモリの利用効率を向上することが
できる。
パケット蓄積手段を共有することによって、パケット順
序整列手段におけるメモリの利用効率を向上することが
できる。
【００２０】また、交換手段のパケットの出力速度を、
交換手段へのパケットの入力速度の１，２，・・・，Ｎ
倍（Ｎ：整数）にすることによって、交換手段における
パケットの遅延時間を減らし、かつ、パケット順序整列
回路において出力を停止する時間が短くなり、パケット
順序整列回路における遅延時間を減らすことができる。
次に、交換手段のパケットの最大出力速度を出力ポー
トのパケットの伝送速度と等しくすることによって、交
換手段内にあるパケットを蓄積するメモリとパケット順
序整列回路内にあるメモリを共有することができ全体の
メモリの利用効率の向上が図れる。
交換手段へのパケットの入力速度の１，２，・・・，Ｎ
倍（Ｎ：整数）にすることによって、交換手段における
パケットの遅延時間を減らし、かつ、パケット順序整列
回路において出力を停止する時間が短くなり、パケット
順序整列回路における遅延時間を減らすことができる。
次に、交換手段のパケットの最大出力速度を出力ポー
トのパケットの伝送速度と等しくすることによって、交
換手段内にあるパケットを蓄積するメモリとパケット順
序整列回路内にあるメモリを共有することができ全体の
メモリの利用効率の向上が図れる。
【００２１】
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。以下の図では説明がない限り、入出
力がともに２本のパケット交換装置であり、２個のスイ
ッチ回路で構成される場合を示す。また、パケット長は
固定とする。
て詳細に説明する。以下の図では説明がない限り、入出
力がともに２本のパケット交換装置であり、２個のスイ
ッチ回路で構成される場合を示す。また、パケット長は
固定とする。
【００２２】本発明の第１の実施例の全体構成は図８に
示す従来構成と等しい。ただし、パケットメモリ（ＦＩ
ＦＯ）８０３−１，８０３−２に送出すべきパケットが
ない場合、パケットが存在しないことを示す信号を送出
する。また、同一行き先のパケットを入力された順序に
従って、この順序を入れ替えることなくパケットの交換
処理および出力を行うスイッチ回路は図９に示す従来構
成と等しくてもよい。ただし、送出すべきパケットがな
い場合、パケットが存在しないことを示す信号を送出す
る。その他、順序を入れ替えることなくパケットの交換
処理および出力を行うスイッチ回路であれば、各出力ポ
ート対応にパケットメモリを全出力ポートで共有する共
有バッファ形のスイッチ回路、入力ポート対応にバッフ
ァを持つ入力バッファ形のスイッチ回路および入力およ
び出力の各クロスポイントにバッファを持つクロスポイ
ント形のスイッチ回路いずれでも効果は変わらない。
示す従来構成と等しい。ただし、パケットメモリ（ＦＩ
ＦＯ）８０３−１，８０３−２に送出すべきパケットが
ない場合、パケットが存在しないことを示す信号を送出
する。また、同一行き先のパケットを入力された順序に
従って、この順序を入れ替えることなくパケットの交換
処理および出力を行うスイッチ回路は図９に示す従来構
成と等しくてもよい。ただし、送出すべきパケットがな
い場合、パケットが存在しないことを示す信号を送出す
る。その他、順序を入れ替えることなくパケットの交換
処理および出力を行うスイッチ回路であれば、各出力ポ
ート対応にパケットメモリを全出力ポートで共有する共
有バッファ形のスイッチ回路、入力ポート対応にバッフ
ァを持つ入力バッファ形のスイッチ回路および入力およ
び出力の各クロスポイントにバッファを持つクロスポイ
ント形のスイッチ回路いずれでも効果は変わらない。
【００２３】図１は本発明におけるセル順序整列回路の
第１の構成例である。このセル順序整列回路１００は、
スイッチ回路対応に設置され、入力がスイッチ回路の出
力に接続され、スイッチ回路から出力された信号をパケ
ットを示す信号がパケットが存在しないことを示す信号
かを識別し、パケットを示す信号であればそのパケット
情報を蓄積し、パケットが存在しないことを示す信号で
あれば次に信号を受け取るまで、その状態を記憶してお
くパケットメモリ１０１−１，１０１−２と、入力がパ
ケットメモリ（ＦＩＦＯ）１０１−１，１０１−２に接
続され、パケットメモリ（ＦＩＦＯ）１０１−１，１０
１−２から出力されたパケットに付与されているタイム
スタンプ値を記憶する記憶回路１０２と、入力がパケッ
トメモリ（ＦＩＦＯ）１０１−１，１０１−２と記憶回
路１０２に接続され、各パケットメモリ（ＦＩＦＯ）１
０１−１，１０１−２の先頭に位置するパケットに付与
されているタイムスタンプと記憶回路１０２に記憶され
ているタイムスタンプを比較し、等しいタイムスタンプ
がある場合、該当するタイムスタンプが付与されている
パケットを出力するように該当するパケットメモリ１０
１−１，１０１−２に送信許可信号を送信する比較回路
１０３と、入力がパケットメモリ（ＦＩＦＯ）１０１−
１，１０１−２に接続され、各パケットメモリ（ＦＩＦ
Ｏ）１０１−１，１０１−２内のパケットの有無を調
べ、全てのパケットメモリ（ＦＩＦＯ）１０１−１，１
０１−２にパケットが存在する場合もしくは、パケット
が存在しないパケットメモリ（ＦＩＦＯ）１０１−１，
１０１−２の全てがパケットが存在しない信号の状態を
記憶している場合、各パケットメモリ（ＦＩＦＯ）１０
１−１，１０１−２の先頭に位置するパケットに付与さ
れているタイムスタンプの比較を行い、最も小さいタイ
ムスタンプを検知し、該当するパケットが蓄積されてい
るパケットメモリ（ＦＩＦＯ）１０１−１，１０１−２
に送信許可信号を送信するタイムスタンプ最小値検知回
路１０４からなる。
第１の構成例である。このセル順序整列回路１００は、
スイッチ回路対応に設置され、入力がスイッチ回路の出
力に接続され、スイッチ回路から出力された信号をパケ
ットを示す信号がパケットが存在しないことを示す信号
かを識別し、パケットを示す信号であればそのパケット
情報を蓄積し、パケットが存在しないことを示す信号で
あれば次に信号を受け取るまで、その状態を記憶してお
くパケットメモリ１０１−１，１０１−２と、入力がパ
ケットメモリ（ＦＩＦＯ）１０１−１，１０１−２に接
続され、パケットメモリ（ＦＩＦＯ）１０１−１，１０
１−２から出力されたパケットに付与されているタイム
スタンプ値を記憶する記憶回路１０２と、入力がパケッ
トメモリ（ＦＩＦＯ）１０１−１，１０１−２と記憶回
路１０２に接続され、各パケットメモリ（ＦＩＦＯ）１
０１−１，１０１−２の先頭に位置するパケットに付与
されているタイムスタンプと記憶回路１０２に記憶され
ているタイムスタンプを比較し、等しいタイムスタンプ
がある場合、該当するタイムスタンプが付与されている
パケットを出力するように該当するパケットメモリ１０
１−１，１０１−２に送信許可信号を送信する比較回路
１０３と、入力がパケットメモリ（ＦＩＦＯ）１０１−
１，１０１−２に接続され、各パケットメモリ（ＦＩＦ
Ｏ）１０１−１，１０１−２内のパケットの有無を調
べ、全てのパケットメモリ（ＦＩＦＯ）１０１−１，１
０１−２にパケットが存在する場合もしくは、パケット
が存在しないパケットメモリ（ＦＩＦＯ）１０１−１，
１０１−２の全てがパケットが存在しない信号の状態を
記憶している場合、各パケットメモリ（ＦＩＦＯ）１０
１−１，１０１−２の先頭に位置するパケットに付与さ
れているタイムスタンプの比較を行い、最も小さいタイ
ムスタンプを検知し、該当するパケットが蓄積されてい
るパケットメモリ（ＦＩＦＯ）１０１−１，１０１−２
に送信許可信号を送信するタイムスタンプ最小値検知回
路１０４からなる。
【００２４】図２はパケット順序整列回路の第１の構成
例の具体的な動作例を説明するための図である。各スイ
ッチ回路は入力された順序に従い交換処理および出力を
行うので、各スイッチ回路のある出力ポートからの出力
に注目した場合、付与されているタイムスタンプが小さ
いパケットから順番に送出されている。よって、全ての
パケットメモリ（ＦＩＦＯ）にパケットが存在する場
合、パケットメモリ（ＦＩＦＯ）の先頭に位置するパケ
ットに付与されているタイムスタンプを比較し、最小の
タイムスタンプを付与されているパケットを出力するよ
うに制御する。
例の具体的な動作例を説明するための図である。各スイ
ッチ回路は入力された順序に従い交換処理および出力を
行うので、各スイッチ回路のある出力ポートからの出力
に注目した場合、付与されているタイムスタンプが小さ
いパケットから順番に送出されている。よって、全ての
パケットメモリ（ＦＩＦＯ）にパケットが存在する場
合、パケットメモリ（ＦＩＦＯ）の先頭に位置するパケ
ットに付与されているタイムスタンプを比較し、最小の
タイムスタンプを付与されているパケットを出力するよ
うに制御する。
【００２５】図２（ａ）の場合、パケットメモリ（ＦＩ
ＦＯ）１０１−１，１０１−２の先頭にあるパケット２
０１−１，２０１−２に付与されているタイムスタンプ
２０２−１，２０２−２の中で最小のタイムスタンプを
選択し、該当するパケットの出力を行うようにタイムス
タンプ最小値検知回路１０４がパケットメモリ（ＦＩＦ
Ｏ）１００−１，１００−２の出力制御を行い、出力さ
れたパケットのタイムスタンプは記憶回路１０２に記憶
される。さらに、パケットが存在しないパケットメモリ
（ＦＩＦＯ）がある場合でも前回出力したパケットのタ
イムスタンプと等しいタイムスタンプを持つパケットが
パケットメモリに存在すれば、スイッチ回路からのパケ
ットの出力タイミングに関係なく該当するパケットを出
力する。また、パケットが存在しないパケットメモリが
スイッチ回路から最後に受け取った信号がパケットが存
在しないことを示す信号である場合には、対応するスイ
ッチ回路にパケットが存在しないと見なして、各パケッ
トメモリ（ＦＩＦＯ）の先頭にあるパケットのタイムス
タンプを比較し最小名タイムスタンプを持つパケットを
送出する。
ＦＯ）１０１−１，１０１−２の先頭にあるパケット２
０１−１，２０１−２に付与されているタイムスタンプ
２０２−１，２０２−２の中で最小のタイムスタンプを
選択し、該当するパケットの出力を行うようにタイムス
タンプ最小値検知回路１０４がパケットメモリ（ＦＩＦ
Ｏ）１００−１，１００−２の出力制御を行い、出力さ
れたパケットのタイムスタンプは記憶回路１０２に記憶
される。さらに、パケットが存在しないパケットメモリ
（ＦＩＦＯ）がある場合でも前回出力したパケットのタ
イムスタンプと等しいタイムスタンプを持つパケットが
パケットメモリに存在すれば、スイッチ回路からのパケ
ットの出力タイミングに関係なく該当するパケットを出
力する。また、パケットが存在しないパケットメモリが
スイッチ回路から最後に受け取った信号がパケットが存
在しないことを示す信号である場合には、対応するスイ
ッチ回路にパケットが存在しないと見なして、各パケッ
トメモリ（ＦＩＦＯ）の先頭にあるパケットのタイムス
タンプを比較し最小名タイムスタンプを持つパケットを
送出する。
【００２６】図２（ｂ）の場合、タイムスタンプ“２”
を持つパケットが出力され、記憶回路１０２に２という
値が記憶されているとする。このとき、パケットが存在
しないパケットメモリ１０１−２がある場合にも前回出
力したパケットのタイムスタンプ“２”と等しいタイム
スタンプが付与されているパケット２０２−１を送出す
る。また、記憶回路１０２に２以外のタイムスタンプが
記憶されている場合にもパケット２０２−１を送出す
る。このようにパケットが存在しないパケットメモリが
ある場合にも、パケットを送出することができるように
することによって、パケット順序整列の効率を上げるこ
とができ、パケットの遅延時間を減らすことができる。
を持つパケットが出力され、記憶回路１０２に２という
値が記憶されているとする。このとき、パケットが存在
しないパケットメモリ１０１−２がある場合にも前回出
力したパケットのタイムスタンプ“２”と等しいタイム
スタンプが付与されているパケット２０２−１を送出す
る。また、記憶回路１０２に２以外のタイムスタンプが
記憶されている場合にもパケット２０２−１を送出す
る。このようにパケットが存在しないパケットメモリが
ある場合にも、パケットを送出することができるように
することによって、パケット順序整列の効率を上げるこ
とができ、パケットの遅延時間を減らすことができる。
【００２７】図３は本発明のパケット順序整列回路の第
２の実施例である。このパケット順序整列回路３００
は、入力が各スイッチ回路の出力に接続され、各スイッ
チ回路から出力されたパケットから付与されたタイムス
タンプを分離するタイムスタンプ分離回路３０１−１，
３０１−２と、入力がタイムスタンプ分離回路３０１−
１，３０１−２の出力に接続され、タイムスタンプ分離
回路３０１−１，３０１−２から出力されたパケットを
多重出力する多重回路３０２と、入力が多重回路３０２
に接続され、多重回路３０２から出力されたパケットを
蓄積するパケットメモリ（ＲＡＭ）３０３と、入力がパ
ケットメモリ（ＲＡＭ）３０３に接続され、パケットメ
モリ３０３（ＲＡＭ）から出力されたパケットに付与さ
れているタイムスタンプを記憶する記憶回路３０４と、
出力がパケットメモリ（ＲＡＭ）３０３の制御入力に接
続され、パケットメモリ（ＲＡＭ）３０３でのパケット
の書き込みアドレスを生成するパケットメモリ制御回路
３０５と、入力がタイムスタンプ分離回路３０１−１，
３０１−２とパケットメモリ制御回路３０５に接続さ
れ、タイムスタンプ分離回路３０１−１，３０１−２か
ら出力されたタイムスタンプをパケットメモリ制御回路
３０５から出力された書き込みアドレスと共に蓄積する
タイムスタンプメモリ（ＦＩＦＯ）３０６−１，３０６
−２と、入力がタイムスタンプメモリ（ＦＩＦＯ）３０
６−１，３０６−２に接続され、各タイムスタンプメモ
リ（ＦＩＦＯ）３０６−１，３０６−２の先頭に位置す
るタイムスタンプの比較を行い、最小名タイムスタンプ
を検知し、その最小名タイムスタンプと共に蓄積されて
いる書き込みアドレスをもとに最小のタイムスタンプを
付与されていたパケットの送出許可信号をパケットメモ
リ３０３へ送信し、かつパケットメモリ制御回路３０５
にパケットメモリ（ＲＩＲＯ）３０３における空きアド
レスを示す制御信号としてこのアドレスを送信するタイ
ムスタンプ最小値検知回路３０７と、入力が記憶回路３
０４とタイムスタンプメモリ（ＦＩＦＯ）３０６−１，
３０６−２に接続され、記憶回路３０４に記憶されてい
るタイムスタンプと各タイムスタンプメモリ（ＦＩＦ
Ｏ）３０６−１，３０６−２の先頭に位置するタイムス
タンプの比較を行い、記憶回路３０４に記憶されている
タイムスタンプと等しいタイムスタンプを検知し、その
タイムスタンプ共に蓄積されている書き込みアドレスを
もとに最小のタイムスタンプを付与されていたパケット
の送出許可信号をパケットメモリ（ＲＡＭ）３０３へ送
信し、かつパケットメモリ制御回路３０４にパケットメ
モリ（ＲＡＭ）における空きアドレスを示す制御信号と
してこのアドレスを送信する比較回路３０８とからな
る。
２の実施例である。このパケット順序整列回路３００
は、入力が各スイッチ回路の出力に接続され、各スイッ
チ回路から出力されたパケットから付与されたタイムス
タンプを分離するタイムスタンプ分離回路３０１−１，
３０１−２と、入力がタイムスタンプ分離回路３０１−
１，３０１−２の出力に接続され、タイムスタンプ分離
回路３０１−１，３０１−２から出力されたパケットを
多重出力する多重回路３０２と、入力が多重回路３０２
に接続され、多重回路３０２から出力されたパケットを
蓄積するパケットメモリ（ＲＡＭ）３０３と、入力がパ
ケットメモリ（ＲＡＭ）３０３に接続され、パケットメ
モリ３０３（ＲＡＭ）から出力されたパケットに付与さ
れているタイムスタンプを記憶する記憶回路３０４と、
出力がパケットメモリ（ＲＡＭ）３０３の制御入力に接
続され、パケットメモリ（ＲＡＭ）３０３でのパケット
の書き込みアドレスを生成するパケットメモリ制御回路
３０５と、入力がタイムスタンプ分離回路３０１−１，
３０１−２とパケットメモリ制御回路３０５に接続さ
れ、タイムスタンプ分離回路３０１−１，３０１−２か
ら出力されたタイムスタンプをパケットメモリ制御回路
３０５から出力された書き込みアドレスと共に蓄積する
タイムスタンプメモリ（ＦＩＦＯ）３０６−１，３０６
−２と、入力がタイムスタンプメモリ（ＦＩＦＯ）３０
６−１，３０６−２に接続され、各タイムスタンプメモ
リ（ＦＩＦＯ）３０６−１，３０６−２の先頭に位置す
るタイムスタンプの比較を行い、最小名タイムスタンプ
を検知し、その最小名タイムスタンプと共に蓄積されて
いる書き込みアドレスをもとに最小のタイムスタンプを
付与されていたパケットの送出許可信号をパケットメモ
リ３０３へ送信し、かつパケットメモリ制御回路３０５
にパケットメモリ（ＲＩＲＯ）３０３における空きアド
レスを示す制御信号としてこのアドレスを送信するタイ
ムスタンプ最小値検知回路３０７と、入力が記憶回路３
０４とタイムスタンプメモリ（ＦＩＦＯ）３０６−１，
３０６−２に接続され、記憶回路３０４に記憶されてい
るタイムスタンプと各タイムスタンプメモリ（ＦＩＦ
Ｏ）３０６−１，３０６−２の先頭に位置するタイムス
タンプの比較を行い、記憶回路３０４に記憶されている
タイムスタンプと等しいタイムスタンプを検知し、その
タイムスタンプ共に蓄積されている書き込みアドレスを
もとに最小のタイムスタンプを付与されていたパケット
の送出許可信号をパケットメモリ（ＲＡＭ）３０３へ送
信し、かつパケットメモリ制御回路３０４にパケットメ
モリ（ＲＡＭ）における空きアドレスを示す制御信号と
してこのアドレスを送信する比較回路３０８とからな
る。
【００２８】パケット順序整列回路の第２の構成例のパ
ケットの出力動作は、第１の実施例と同様である。ただ
し、パケットからタイムスタンプを分離し、パケットを
蓄積するパケットメモリを共有化することによってパケ
ットメモリの利用効率の向上を図ることができる。
ケットの出力動作は、第１の実施例と同様である。ただ
し、パケットからタイムスタンプを分離し、パケットを
蓄積するパケットメモリを共有化することによってパケ
ットメモリの利用効率の向上を図ることができる。
【００２９】図８に示す全体構成において、スイッチ回
路からパケット順序整列回路へのパケットの出力速度を
スイッチ回路へのパケットの入力速度の１，２，・・
・，Ｎ倍（Ｎ：整数、ただし、スイッチ回路の数以下）
とすることにより、パケット順序整列回路において次の
パケット入力タイミングまでパケットの出力を停止する
時間が短くすることができ、パケット順序整列回路にお
ける遅延時間を減らすことができる。この効果はパケッ
ト順序整列回路を従来構成および本発明の第１の構成，
第２の構成全ての場合に有効である。
路からパケット順序整列回路へのパケットの出力速度を
スイッチ回路へのパケットの入力速度の１，２，・・
・，Ｎ倍（Ｎ：整数、ただし、スイッチ回路の数以下）
とすることにより、パケット順序整列回路において次の
パケット入力タイミングまでパケットの出力を停止する
時間が短くすることができ、パケット順序整列回路にお
ける遅延時間を減らすことができる。この効果はパケッ
ト順序整列回路を従来構成および本発明の第１の構成，
第２の構成全ての場合に有効である。
【００３０】本発明の第２の実施例の全体構成を図４に
示す。このパケット交換装置は入力ポートに対応して設
置され、それぞれの入力が入力ポートに接続され、入力
ポートから入力されたパケットにタイムスタンプおよび
入力ポート情報を付与し、複数の出力の中から１個の出
力を選択し、パケットを出力するパケット振り分け回路
４００−１，４００−２と、入力が各パケット振り分け
回路４００−１，４００−２の出力に接続され、パケッ
ト振り分け回路４００−１，４００−２から出力される
パケットをパケットに付与されているアドレス情報にも
とづいて交換処理を行う複数のスイッチ回路４００−
１，４００−２と、入力が各スイッチ回路４０１−１，
４０１−２の出力に接続され、各スイッチ回路４０１−
１，４０１−２から出力されたパケットに付与されてい
るタイムスタンプを記憶する記憶回路４０２−１，４０
２−２と、入力が各スイッチ回路４０１−１−，４０１
−２の出力に接続され、かつ出力が各スイッチ回路４０
１−１，４０１−２の制御入力に接続される。
示す。このパケット交換装置は入力ポートに対応して設
置され、それぞれの入力が入力ポートに接続され、入力
ポートから入力されたパケットにタイムスタンプおよび
入力ポート情報を付与し、複数の出力の中から１個の出
力を選択し、パケットを出力するパケット振り分け回路
４００−１，４００−２と、入力が各パケット振り分け
回路４００−１，４００−２の出力に接続され、パケッ
ト振り分け回路４００−１，４００−２から出力される
パケットをパケットに付与されているアドレス情報にも
とづいて交換処理を行う複数のスイッチ回路４００−
１，４００−２と、入力が各スイッチ回路４０１−１，
４０１−２の出力に接続され、各スイッチ回路４０１−
１，４０１−２から出力されたパケットに付与されてい
るタイムスタンプを記憶する記憶回路４０２−１，４０
２−２と、入力が各スイッチ回路４０１−１−，４０１
−２の出力に接続され、かつ出力が各スイッチ回路４０
１−１，４０１−２の制御入力に接続される。
【００３１】複数のスイッチ回路４０１−１，４０１−
２から出力されるタイムスタンプに従い、最小のタイム
スタンプが付与されているパケットを出力ポートに出力
するようにスイッチ回路４０１−１，４０１−２に制御
信号を送信するパケット順序制御回路４０３−１，４０
３−２からなる。
２から出力されるタイムスタンプに従い、最小のタイム
スタンプが付与されているパケットを出力ポートに出力
するようにスイッチ回路４０１−１，４０１−２に制御
信号を送信するパケット順序制御回路４０３−１，４０
３−２からなる。
【００３２】本発明の第２の実施例において用いるスイ
ッチ回路を図５に示す。このスイッチ回路５００は、各
入力がパケット振り分け回路に接続され、パケット振り
分け回路４００−１，４００−２から入力してくるパケ
ットの時分割多重を行う時分割多重バス５０１と、各入
力が時分割多重バス５０１に接続され、時分割多重バス
５０１から出力されたパケットのアドレス情報を識別
し、該当するパケットを受信する各出力ポートに対応し
たアドレスフィルタ５０２−１，５０２−２と、入力お
よび制御信号がアドレスフィルタ５０２−１，５０２−
２の出力とパケット順序整列回路に接続され、アドレス
フィルタ５０２−１，５０２−２が受信したパケットの
蓄積を行い、各パケットメモリに最も早く入力したパケ
ットに付与しているタイムスタンプをパケット順序整列
回路４０２−１，４０２−２に出力し、パケット順序制
御回路４０２−１，４０２−２からの制御信号に従いパ
ケットの出力を行うパケットメモリ（ＦＩＦＯ）５０３
−１，５０３−２からなる。
ッチ回路を図５に示す。このスイッチ回路５００は、各
入力がパケット振り分け回路に接続され、パケット振り
分け回路４００−１，４００−２から入力してくるパケ
ットの時分割多重を行う時分割多重バス５０１と、各入
力が時分割多重バス５０１に接続され、時分割多重バス
５０１から出力されたパケットのアドレス情報を識別
し、該当するパケットを受信する各出力ポートに対応し
たアドレスフィルタ５０２−１，５０２−２と、入力お
よび制御信号がアドレスフィルタ５０２−１，５０２−
２の出力とパケット順序整列回路に接続され、アドレス
フィルタ５０２−１，５０２−２が受信したパケットの
蓄積を行い、各パケットメモリに最も早く入力したパケ
ットに付与しているタイムスタンプをパケット順序整列
回路４０２−１，４０２−２に出力し、パケット順序制
御回路４０２−１，４０２−２からの制御信号に従いパ
ケットの出力を行うパケットメモリ（ＦＩＦＯ）５０３
−１，５０３−２からなる。
【００３３】本発明の第２の実施例において用いるパケ
ット順序制御回路を図６に示す。このパケット順序制御
回路６００は、入力が各スイッチ回路の出力に接続さ
れ、各スイッチ回路から出力されたタイムスタンプの比
較を行い、最も小さいタイムスタンプを検知し、該当す
るパケットが蓄積されているパケットメモリに送出許可
信号を送信するタイムスタンプ最小値検知回路６０１
と、入力が記憶回路とスイッチ回路に接続され、各スイ
ッチ回路から出力されたタイムスタンプと記憶回路に蓄
積されているタイムスタンプを比較し、等しいタイムス
タンプがある場合、該当するタイムスタンプ値が付与さ
れているパケットが蓄積されているスイッチ回路に送信
許可信号を送信する比較回路６０２からなる。
ット順序制御回路を図６に示す。このパケット順序制御
回路６００は、入力が各スイッチ回路の出力に接続さ
れ、各スイッチ回路から出力されたタイムスタンプの比
較を行い、最も小さいタイムスタンプを検知し、該当す
るパケットが蓄積されているパケットメモリに送出許可
信号を送信するタイムスタンプ最小値検知回路６０１
と、入力が記憶回路とスイッチ回路に接続され、各スイ
ッチ回路から出力されたタイムスタンプと記憶回路に蓄
積されているタイムスタンプを比較し、等しいタイムス
タンプがある場合、該当するタイムスタンプ値が付与さ
れているパケットが蓄積されているスイッチ回路に送信
許可信号を送信する比較回路６０２からなる。
【００３４】本発明の第２の実施例のパケット出力動作
は、本発明の第１の実施例において図３に示すパケット
順序整列回路を用いた場合と同じである。ただし、この
場合、パケット順序整列のために必要なメモリと交換処
理に必要なメモリを共有することができ、全体のメモリ
の利用効率を向上することができる。さらに、各出力ポ
ート対応のメモリを一つのメモリで共有すればより効果
は大きい。
は、本発明の第１の実施例において図３に示すパケット
順序整列回路を用いた場合と同じである。ただし、この
場合、パケット順序整列のために必要なメモリと交換処
理に必要なメモリを共有することができ、全体のメモリ
の利用効率を向上することができる。さらに、各出力ポ
ート対応のメモリを一つのメモリで共有すればより効果
は大きい。
【００３５】さらにスイッチ回路からのパケットの出力
速度をスイッチ回路へのパケットの入力速度の１，２，
・・・，Ｎ倍（Ｎ：整数、ただしスイッチ回路の数以
下）とすることにより、スイッチ回路における遅延時間
を減らすことができる。
速度をスイッチ回路へのパケットの入力速度の１，２，
・・・，Ｎ倍（Ｎ：整数、ただしスイッチ回路の数以
下）とすることにより、スイッチ回路における遅延時間
を減らすことができる。
【００３６】
【発明の効果】本発明によれば、パケット順序整列回路
においてパケットの順序整列の効率を上げることによっ
て、パケットの遅延時間を減らすことができる。また、
パケット順序整列回路内においてスイッチ回路毎に設置
していたパケットメモリを共有し、論理的にスイッチ回
路毎に設置している場合と同様な動作を行うことによ
り、パケット順序整列回路内のパケットメモリの利用効
率を向上することができる。さらに、スイッチ回路内の
パケットメモリとパケット順序整列回路内のパケットメ
モリを共有することによってパケット交換装置全体のパ
ケットメモリの利用効率を向上することができる。
においてパケットの順序整列の効率を上げることによっ
て、パケットの遅延時間を減らすことができる。また、
パケット順序整列回路内においてスイッチ回路毎に設置
していたパケットメモリを共有し、論理的にスイッチ回
路毎に設置している場合と同様な動作を行うことによ
り、パケット順序整列回路内のパケットメモリの利用効
率を向上することができる。さらに、スイッチ回路内の
パケットメモリとパケット順序整列回路内のパケットメ
モリを共有することによってパケット交換装置全体のパ
ケットメモリの利用効率を向上することができる。
【図１】本発明のパケット交換方式の第１の実施例に用
いるパケット順序整列回路の第１の構成例を説明するた
めの図である。
いるパケット順序整列回路の第１の構成例を説明するた
めの図である。
【図２】図１に示したパケット順序整列回路の基本的な
動作を説明するための図である。
動作を説明するための図である。
【図３】本発明のパケット交換方式の第１の実施例に用
いるパケット順序整列回路の第２の構成例を説明するた
めの図である。
いるパケット順序整列回路の第２の構成例を説明するた
めの図である。
【図４】本発明のパケット交換方式の第２の実施例を説
明するための図である。
明するための図である。
【図５】本発明のパケット交換方式の第２の実施例に用
いるスイッチ回路を説明するための図である。
いるスイッチ回路を説明するための図である。
【図６】本発明のパケット交換方式の第２の実施例に用
いるパケット順序整列回路を説明するための図である。
いるパケット順序整列回路を説明するための図である。
【図７】従来のパケット交換方式の一例を示すブロック
図である。
図である。
【図８】従来のパケット交換方式で用いられるスイッチ
回路の一例を示すブロック図である。
回路の一例を示すブロック図である。
【図９】従来のパケット交換方式で用いられるパケット
順序整列回路の一例を示すブロック図である。
順序整列回路の一例を示すブロック図である。
１００，３００，５００，６００，７０２−１，７０２
−２，９００ パケット順序整列回路 １０１−１，１０１−２，３０３，５０３−１，５０３
−２，８０３−１，８０３−２，９０１−１，９０１−
２ パケットメモリ １０４，３０７，６０１，９００１ タイムスタンプ最
小値検知回路 １０３，３０８，６０２ 比較回路 １０２，３０４，４０２−１，４０２−１ 記憶回路 ２０１−１，２０１−２ パケット ２０２−１，２０２−２ タイムスタンプ ３０１−１，３０１−２ タイムスタンプ分離回路 ３０２ 多重回路 ４００−１，４００−２，７００−１，７００−２ パ
ケット振り分け回路 ３０６−１，３０６−２ タイムスタンプメモリ ３０５ パケットメモリ制御回路 ４０１−１，４０１−２，７０１−１，７０１−２，８
００ スイッチ回路 ４０３−１，４０３−２ 出力制御回路 ５０１，８０１ 時分割多重パス ５０２−１，５０２−２，８０２−１，８０２−２ ア
ドレスフィルタ
−２，９００ パケット順序整列回路 １０１−１，１０１−２，３０３，５０３−１，５０３
−２，８０３−１，８０３−２，９０１−１，９０１−
２ パケットメモリ １０４，３０７，６０１，９００１ タイムスタンプ最
小値検知回路 １０３，３０８，６０２ 比較回路 １０２，３０４，４０２−１，４０２−１ 記憶回路 ２０１−１，２０１−２ パケット ２０２−１，２０２−２ タイムスタンプ ３０１−１，３０１−２ タイムスタンプ分離回路 ３０２ 多重回路 ４００−１，４００−２，７００−１，７００−２ パ
ケット振り分け回路 ３０６−１，３０６−２ タイムスタンプメモリ ３０５ パケットメモリ制御回路 ４０１−１，４０１−２，７０１−１，７０１−２，８
００ スイッチ回路 ４０３−１，４０３−２ 出力制御回路 ５０１，８０１ 時分割多重パス ５０２−１，５０２−２，８０２−１，８０２−２ ア
ドレスフィルタ
Claims (4)
- 【請求項１】複数の入力ポートと複数の出力ポートを持
ち、前記入力ポートから入力するパケットをパケットの
アドレス情報が示す前記出力ポートに出力するパケット
交換方式において、 パケット振り分け手段と、交換手段と、パケット順序整
列手段とを備え、 前記パケット振り分け手段は、前記入力ポート対応に設
置され、１本の入力線と複数の出力線を持ち、前記１本
の入力線が前記入力ポートに接続されており、複数の出
力線から１本の出力線を順次選択し、前記入力ポートか
ら入力してくるパケットに入力時刻情報を示すタイムス
タンプを付与した後、出力線に接続されている前記交換
手段へ出力し、 前記交換手段は、複数の入力線と複数の出力線を持ち、
前記複数の入力線は各々、異なる前記パケット振り分け
手段の出力線と接続されており、パケットのアドレス情
報を検知し、同一出力線行きのパケットを入力された順
序に従って、この順序を入れ替えることなく出力線に出
力し、 前記パケット順序整列手段は、前記各出力ポート対応に
設置され、複数の入力線と１本の出力線を持ち、前記複
数の入力線は各々、異なる前記交換手段の出力線と接続
され、前記１本の出力線は出力ポートに接続され、さら
に前記パケット順序整列手段は、前記複数の交換手段か
ら出力されるパケットを各交換手段毎に設置されている
パケット蓄積手段と、このパケット蓄積手段から最後に
前記出力ポートへ出力されたパケットのタイムスタンプ
を記憶するタイムスタンプ記憶手段を有し、各交換手段
毎に設置されている蓄積手段に蓄積されているパケット
の数がすべて１以上の場合、もしくは蓄積されているパ
ケットの数が０である蓄積手段に対応する交換手段内に
該当するパケット順序整列手段に出力されるべきパケッ
トが存在しない場合、もしくは前記タイムスタンプ記憶
手段に記憶されているタイムスタンプの値と等しいタイ
ムスタンプが付与されているパケットが前記パケット蓄
積手段に蓄積されている場合に、前記蓄積手段に蓄積さ
れているパケットの中で、前記入力ポートから最も早く
入力したパケットを出力ポートに出力することを特徴と
するパケット交換方式。 - 【請求項２】前記パケット順序整列手段において、前記
複数の交換手段から出力されるパケットを一括して同一
メモリに蓄積する蓄積手段を有することを特徴とする請
求項１記載のパケット交換方式。 - 【請求項３】複数の入力ポートと複数の出力ポートを持
ち、前記入力ポートから入力するパケットをパケットの
アドレス情報が示す前記出力ポートに出力するパケット
交換方式において、 パケット振り分け手段と、交換手段と、出力制御手段と
を備え、 前記パケット振り分け手段は、前記各入力ポート対応に
設置され、１本の入力線と複数の出力線を持ち、前記１
本の入力線が前記入力ポートに接続されており、複数の
出力線から１本の出力線を順次選択し、前記入力ポート
から入力してくるパケットに入力時刻情報を示すタイム
スタンプを付与した後、出力線に接続されている前記交
換手段へ出力し、 前記交換手段は、複数の入力線と複数の出力線を持ち、
前記複数の入力線は各々、異なる前記パケット振り分け
手段の出力線と接続され、複数の出力線は各々異なる前
記出力ポートに接続されており、パケットのアドレス情
報を検知し、同一出力線行きのパケットを入力された順
序に従って、この順序を入れ替えることなく出力線に出
力し、 前記出力制御手段は、前記各出力ポート対応に設置さ
れ、複数の入力線および出力線を持ち、前記入力線およ
び出力線が各々、異なる前記交換手段に接続されてお
り、さらに前記出力制御手段は、前記複数の交換手段か
ら出力されるパケットを各交換手段毎に設置されている
パケット蓄積手段と、このパケット蓄積手段から最後に
前記出力ポートへ出力されたパケットのタイムスタンプ
を記憶するタイムスタンプ記憶手段を有し、各交換手段
毎に設置されている蓄積手段に蓄積されているパケット
の数がすべて１以上の場合、もしくは前記タイムスタン
プ記憶手段に記憶されているタイムスタンプの値と等し
いタイムスタンプが付与されているパケットが前記パケ
ット蓄積手段に蓄積されている場合に、前記蓄積手段に
蓄積されているパケットの中で、前記入力ポートから最
も早く入力したパケットを出力ポートに出力することを
特徴とするパケット交換方式。 - 【請求項４】前記交換手段のパケットの出力速度が、前
記交換手段へのパケットの入力速度の整数倍であること
を特徴とする請求項１，２または３記載のパケット交換
方式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28603391A JP2745901B2 (ja) | 1991-10-31 | 1991-10-31 | パケット交換方式 |
| US07/968,507 US5383181A (en) | 1991-10-31 | 1992-10-29 | Packet switching system capable of reducing a delay time for each packet |
| EP92118619A EP0540028A3 (en) | 1991-10-31 | 1992-10-30 | Packet switching system capable of reducing a delay time for each packet |
| CA002081784A CA2081784C (en) | 1991-10-31 | 1992-10-30 | Packet switching system capable of reducing a delay time for each packet |
| US08/319,039 US5485457A (en) | 1991-10-31 | 1994-10-06 | Packet switching system capable of reducing a delay time for each packet |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28603391A JP2745901B2 (ja) | 1991-10-31 | 1991-10-31 | パケット交換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05130142A true JPH05130142A (ja) | 1993-05-25 |
| JP2745901B2 JP2745901B2 (ja) | 1998-04-28 |
Family
ID=17699106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28603391A Expired - Fee Related JP2745901B2 (ja) | 1991-10-31 | 1991-10-31 | パケット交換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2745901B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100786030B1 (ko) * | 1999-10-29 | 2007-12-17 | 가부시키가이샤 시세이도 | 경모낭 흡수성을 갖는 물질 및 경모낭 흡수 촉진 성분을 포함하는 두피 두발용 조성물 |
| JP2009188623A (ja) * | 2008-02-05 | 2009-08-20 | Alaxala Networks Corp | ネットワーク中継装置およびネットワーク中継方法 |
-
1991
- 1991-10-31 JP JP28603391A patent/JP2745901B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100786030B1 (ko) * | 1999-10-29 | 2007-12-17 | 가부시키가이샤 시세이도 | 경모낭 흡수성을 갖는 물질 및 경모낭 흡수 촉진 성분을 포함하는 두피 두발용 조성물 |
| JP2009188623A (ja) * | 2008-02-05 | 2009-08-20 | Alaxala Networks Corp | ネットワーク中継装置およびネットワーク中継方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2745901B2 (ja) | 1998-04-28 |
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