JP2876859B2 - パケット交換方式 - Google Patents
パケット交換方式Info
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Description
【０００１】
【産業上の利用分野】本発明は大容量パケット交換方式
の構成技術に関する。
の構成技術に関する。
【０００２】
【従来の技術】音声、デ−タ、画像等すべての情報をパ
ケットに変換し、かつ簡略化したプロトコルを用いて、
超高速に情報を伝送、交換するために用いる高速パケッ
ト交換方式への関心が高い。このような高速パケット交
換において数百回線を越えるような大規模なパケット交
換装置は中小規模のパケットスイッチを多段に接続する
ことによって実現している。特に発呼時の呼の経路選択
制御の簡略化するために、入力されるパケットの経路選
択をあらかじめ決定せず、初段のパケットスイッチで入
力パケットをアドレス情報に関係なく、後段のパケット
スイッチに均等に入力されるように出力し、後段のスイ
ッチにおいてパケット毎に経路選択を行う方式が１９８
９年電子通信学会交換研究会ＳＳＥ８９−１７３にて林
らにより発表された「大規模ＡＴＭスイッチにおける制
御方式の検討」等で示されている。これらの論文では図
９に示すような３段に交換装置を接続する構成において
初段の分散スイッチに入力するパケットは行き先に関係
なく、２段目のル−ティングスイッチへ分散するように
出力され、２段目、３段目のル−ティングスイッチによ
って所望の行き先へパケット毎に交換し、出力部におい
てパケットを一定時間遅延させることによって、パケッ
トの出力順序を整列し出力ポ−トに出力する方式を示し
ている。第９図、第１０図を用いてその一例を説明す
る。本図は入出力回線が共に８本のル−ティングスイッ
チを３段に接続し、入出力回線が共に６４本の交換装置
を構成し、固定長のパケットが入力してくる場合の交換
動作を示す。
ケットに変換し、かつ簡略化したプロトコルを用いて、
超高速に情報を伝送、交換するために用いる高速パケッ
ト交換方式への関心が高い。このような高速パケット交
換において数百回線を越えるような大規模なパケット交
換装置は中小規模のパケットスイッチを多段に接続する
ことによって実現している。特に発呼時の呼の経路選択
制御の簡略化するために、入力されるパケットの経路選
択をあらかじめ決定せず、初段のパケットスイッチで入
力パケットをアドレス情報に関係なく、後段のパケット
スイッチに均等に入力されるように出力し、後段のスイ
ッチにおいてパケット毎に経路選択を行う方式が１９８
９年電子通信学会交換研究会ＳＳＥ８９−１７３にて林
らにより発表された「大規模ＡＴＭスイッチにおける制
御方式の検討」等で示されている。これらの論文では図
９に示すような３段に交換装置を接続する構成において
初段の分散スイッチに入力するパケットは行き先に関係
なく、２段目のル−ティングスイッチへ分散するように
出力され、２段目、３段目のル−ティングスイッチによ
って所望の行き先へパケット毎に交換し、出力部におい
てパケットを一定時間遅延させることによって、パケッ
トの出力順序を整列し出力ポ−トに出力する方式を示し
ている。第９図、第１０図を用いてその一例を説明す
る。本図は入出力回線が共に８本のル−ティングスイッ
チを３段に接続し、入出力回線が共に６４本の交換装置
を構成し、固定長のパケットが入力してくる場合の交換
動作を示す。
【０００３】最初に、タイムスタンプ付与回路９００−
１１〜９００−８８においてパケットに入力時刻を示す
タイムスタンプを付与し、分散スイッチ９０１−１〜９
０１−８に出力する。分散スイッチ９０１−１〜９０１
−８は入力するパケットの行き先に関係なく、入力と出
力を１対１に接続し、２段目のル−ティングスイッチへ
パケットを出力する。この接続状態はパケットの入力周
期毎に変える。２段目のル−ティングスイッチ９０１−
１〜９０１−８はパケットに付与されているアドレス情
報の基づき、該パケットが所望する出力ポ−トに接続さ
れている３段目のル−ティングスイッチ９０３−１〜９
０３−８へパケットを出力する。３段目のル−ティング
スイッチ９０３−１〜９０３−８はパケットに付与され
ているアドレス情報の基づき、該パケットが所望する出
力ポ−トに接続されているパケット順序整列回路９０４
−１〜９０４−８にパケットを出力する。パケット順序
整列回路９０４−１〜９０４−８はパケットに付与され
ているタイムスタンプに基づいて出力順序を整列した
後、出力ポ−トにパケットを出力す。
１１〜９００−８８においてパケットに入力時刻を示す
タイムスタンプを付与し、分散スイッチ９０１−１〜９
０１−８に出力する。分散スイッチ９０１−１〜９０１
−８は入力するパケットの行き先に関係なく、入力と出
力を１対１に接続し、２段目のル−ティングスイッチへ
パケットを出力する。この接続状態はパケットの入力周
期毎に変える。２段目のル−ティングスイッチ９０１−
１〜９０１−８はパケットに付与されているアドレス情
報の基づき、該パケットが所望する出力ポ−トに接続さ
れている３段目のル−ティングスイッチ９０３−１〜９
０３−８へパケットを出力する。３段目のル−ティング
スイッチ９０３−１〜９０３−８はパケットに付与され
ているアドレス情報の基づき、該パケットが所望する出
力ポ−トに接続されているパケット順序整列回路９０４
−１〜９０４−８にパケットを出力する。パケット順序
整列回路９０４−１〜９０４−８はパケットに付与され
ているタイムスタンプに基づいて出力順序を整列した
後、出力ポ−トにパケットを出力す。
【０００４】このパケットのパケット出力順序整列回路
の基本的な動作を第１０図を用いて説明する。３段目の
ル−ティングスイッチより、出力されたパケットは振り
分け器１００１によって空いているパケットバッファ１
００３に蓄積される。パケットバッファに蓄積されたパ
ケットの中で一定時間以上滞在したパケットが存在する
場合、制御回路１００２からの制御信号によりパケット
バッファに蓄積されている全パケットを勝ち残り報告機
能付ソ−タ１００３に出力する。勝ち残り報告機能付ソ
−タ１００４はパケットバッファ１００３から出力され
たパケットの中から付与されているタイムスタンプが最
も小さいパケットを選択し、該パケットが蓄積されてい
たパケットバッファ１００３にパケットを出力すべく制
御信号を送信する。制御信号を受信したパケットバッフ
ァ１００３は集線器１００５にパケットを出力し、集線
器１００５が該パケットを出力ポ−トに出力する。この
時、パケットバッファ１００３で遅延させる一定時間は
パケットが２段目、３段目のル−ティングスイッチを通
過する際の最大遅延時間と最小遅延時間の差である。
の基本的な動作を第１０図を用いて説明する。３段目の
ル−ティングスイッチより、出力されたパケットは振り
分け器１００１によって空いているパケットバッファ１
００３に蓄積される。パケットバッファに蓄積されたパ
ケットの中で一定時間以上滞在したパケットが存在する
場合、制御回路１００２からの制御信号によりパケット
バッファに蓄積されている全パケットを勝ち残り報告機
能付ソ−タ１００３に出力する。勝ち残り報告機能付ソ
−タ１００４はパケットバッファ１００３から出力され
たパケットの中から付与されているタイムスタンプが最
も小さいパケットを選択し、該パケットが蓄積されてい
たパケットバッファ１００３にパケットを出力すべく制
御信号を送信する。制御信号を受信したパケットバッフ
ァ１００３は集線器１００５にパケットを出力し、集線
器１００５が該パケットを出力ポ−トに出力する。この
時、パケットバッファ１００３で遅延させる一定時間は
パケットが２段目、３段目のル−ティングスイッチを通
過する際の最大遅延時間と最小遅延時間の差である。
【０００５】
【発明が解決しようとする課題】従来のパケット交換方
式ではパケット順序整列器においてパケットが一定時間
（２段目、３段目のル−ティングスイッチを通過する際
の最大遅延時間と最小遅延時間の差）以上滞在したパケ
ットが存在する場合のみパケットの順序整列動作を行う
ため、パケットの出力順序の逆転が生じていない場合も
パケットを待たせる。そのため、パケットの遅延時間は
増大する。また、パケット順序整列器において蓄積され
ている全てのパケットのタイムスタンプを比較する必要
があり、制御が複雑である。
式ではパケット順序整列器においてパケットが一定時間
（２段目、３段目のル−ティングスイッチを通過する際
の最大遅延時間と最小遅延時間の差）以上滞在したパケ
ットが存在する場合のみパケットの順序整列動作を行う
ため、パケットの出力順序の逆転が生じていない場合も
パケットを待たせる。そのため、パケットの遅延時間は
増大する。また、パケット順序整列器において蓄積され
ている全てのパケットのタイムスタンプを比較する必要
があり、制御が複雑である。
【０００６】本発明は、従来技術のかかる問題点を解決
し、パケットの遅延時間の増大を抑えかつ制御を簡単化
するパケット交換方式の構成法を与えるものである。
し、パケットの遅延時間の増大を抑えかつ制御を簡単化
するパケット交換方式の構成法を与えるものである。
【０００７】
【課題を解決するための手段】本願第１の発明は、複数
の入力ポ−トと複数の出力ポ−トを持ち、該複数の入力
ポートから入力してくる固定長のパケットを該パケット
のアドレス情報に基づいて、所望の該出力ポートに出力
するパケット交換方式において、複数の入線と複数の出
線を持つ複数の１次スイッチと、複数の入線と複数の出
線を持つ複数の２次スイッチと、複数の入線と複数の出
線を持つ複数の３次スイッチとからなり、前記各入力ポ
ートは前記１次スイッチの入線と接続され、前記１次ス
イッチと前記２次スイッチと前記３次スイッチはリンク
接続され、前記３次スイッチの複数の出線は前記出力ポ
ートと接続されており、前記１次スイッチは前記入力ポ
ートから入力してくるパケットに入力部において入力時
刻情報を示すタイムスタンプを付与し、同一出線に同時
に２個以上のパケットが出力されないように入線と出線
を１対１に接続するものであり、前記２次スイッチはパ
ケットのアドレス情報にしたがって、同一出力線行きの
パケット全てに対して該パケットの入力順序に従って交
換処理を行うものであり、前記３次スイッチは入力部に
おいてパケットの前記タイムスタンプに従って、パケッ
トの順序を整えた後、該パケットの交換処理を行うもの
であることを特徴とする。
の入力ポ−トと複数の出力ポ−トを持ち、該複数の入力
ポートから入力してくる固定長のパケットを該パケット
のアドレス情報に基づいて、所望の該出力ポートに出力
するパケット交換方式において、複数の入線と複数の出
線を持つ複数の１次スイッチと、複数の入線と複数の出
線を持つ複数の２次スイッチと、複数の入線と複数の出
線を持つ複数の３次スイッチとからなり、前記各入力ポ
ートは前記１次スイッチの入線と接続され、前記１次ス
イッチと前記２次スイッチと前記３次スイッチはリンク
接続され、前記３次スイッチの複数の出線は前記出力ポ
ートと接続されており、前記１次スイッチは前記入力ポ
ートから入力してくるパケットに入力部において入力時
刻情報を示すタイムスタンプを付与し、同一出線に同時
に２個以上のパケットが出力されないように入線と出線
を１対１に接続するものであり、前記２次スイッチはパ
ケットのアドレス情報にしたがって、同一出力線行きの
パケット全てに対して該パケットの入力順序に従って交
換処理を行うものであり、前記３次スイッチは入力部に
おいてパケットの前記タイムスタンプに従って、パケッ
トの順序を整えた後、該パケットの交換処理を行うもの
であることを特徴とする。
【０００８】本願第２の発明は、前記１次スイッチが入
力ポートから入力してくるパケットに入力部において入
力時刻を示すタイムスタンプを付与し、同一出線に同時
に２個以上のパケットが出力されないように入線と出線
を１対１に接続し、該入線と該出線の接続関係を周期的
に変えることを特徴とする。
力ポートから入力してくるパケットに入力部において入
力時刻を示すタイムスタンプを付与し、同一出線に同時
に２個以上のパケットが出力されないように入線と出線
を１対１に接続し、該入線と該出線の接続関係を周期的
に変えることを特徴とする。
【０００９】本願第３の発明は、前記１次スイッチが入
力ポートから入力してくるパケットに入力部において入
力時刻を示すタイムスタンプを付与し、同一出線に同時
に２個以上のパケットが出力されないように入線と出線
を１対１に接続し、該入線と該出線の接続関係をランダ
ムに変えることをを特徴とする。
力ポートから入力してくるパケットに入力部において入
力時刻を示すタイムスタンプを付与し、同一出線に同時
に２個以上のパケットが出力されないように入線と出線
を１対１に接続し、該入線と該出線の接続関係をランダ
ムに変えることをを特徴とする。
【００１０】本願第４の発明は、前記３次スイッチが前
記２次スイッチから入力してくるパケットを前記各２次
スイッチ毎に蓄積するパケット蓄積手段を備え、前記各
２次スイッチ毎のパケットの蓄積数が全て１以上の場合
には、前記各パケット蓄積手段に最も早く入力したパケ
ットの前記タイムスタンプの比較を行い、該パケットの
中で前記入力ポートから最も早く入力されたパケットを
選択し、交換処理を行うことを特徴とする。
記２次スイッチから入力してくるパケットを前記各２次
スイッチ毎に蓄積するパケット蓄積手段を備え、前記各
２次スイッチ毎のパケットの蓄積数が全て１以上の場合
には、前記各パケット蓄積手段に最も早く入力したパケ
ットの前記タイムスタンプの比較を行い、該パケットの
中で前記入力ポートから最も早く入力されたパケットを
選択し、交換処理を行うことを特徴とする。
【００１１】本願第５の発明は、前記３次スイッチが前
記２次スイッチから入力してくるパケットを前記各２次
スイッチ毎に蓄積するパケット蓄積手段と、前記各パケ
ット蓄積手段に最も早く入力されたパケットの中から前
記入力ポ−トから入力して以来、一定時間以上経ってい
るパケットを検知する時刻比較手段を備え、前記各２次
スイッチ毎のパケットの蓄積数が全て１以上の場合、も
しくは前記入力ポ−トから入力して以来、一定時間以上
経っているパケットが検知された場合に、前記各パケッ
ト蓄積手段に最も早く入力したパケットの前記タイムス
タンプの比較を行い、該パケットの中で前記入力ポート
から最も早く入力されたパケットを選択し、交換処理を
行うことを特徴とする。
記２次スイッチから入力してくるパケットを前記各２次
スイッチ毎に蓄積するパケット蓄積手段と、前記各パケ
ット蓄積手段に最も早く入力されたパケットの中から前
記入力ポ−トから入力して以来、一定時間以上経ってい
るパケットを検知する時刻比較手段を備え、前記各２次
スイッチ毎のパケットの蓄積数が全て１以上の場合、も
しくは前記入力ポ−トから入力して以来、一定時間以上
経っているパケットが検知された場合に、前記各パケッ
ト蓄積手段に最も早く入力したパケットの前記タイムス
タンプの比較を行い、該パケットの中で前記入力ポート
から最も早く入力されたパケットを選択し、交換処理を
行うことを特徴とする。
【００１２】本願第６の発明は、前記３次スイッチが前
記２次スイッチから入力してくるパケットを前記各２次
スイッチ毎に蓄積するパケット蓄積手段と、最後に交換
処理を行ったパケットのタイムスタンプを記憶するタイ
ムスタンプ記憶手段と、前記各パケット蓄積手段に最も
早く入力されたパケットの中から前記入力ポ−トから入
力して以来、一定時間以上経っているパケットを検知す
る時刻比較手段を備え、前記各２次スイッチ毎のパケッ
トの蓄積数が全て１以上の場合、もしくは前記タイムス
タンプ記憶手段に記憶されているタイムスタンプと同一
のタイムスタンプを持つパケットが蓄積されている場
合、もしくは前記入力ポ−トから入力して以来、一定時
間以上経っているパケットが検知された場合に、前記各
パケット蓄積手段に最も早く入力したパケットのタイム
スタンプの比較を行い、該パケットの中で前記入力ポー
トから最も早く入力されたパケットを選択し、交換処理
を行うことを特徴とする。
記２次スイッチから入力してくるパケットを前記各２次
スイッチ毎に蓄積するパケット蓄積手段と、最後に交換
処理を行ったパケットのタイムスタンプを記憶するタイ
ムスタンプ記憶手段と、前記各パケット蓄積手段に最も
早く入力されたパケットの中から前記入力ポ−トから入
力して以来、一定時間以上経っているパケットを検知す
る時刻比較手段を備え、前記各２次スイッチ毎のパケッ
トの蓄積数が全て１以上の場合、もしくは前記タイムス
タンプ記憶手段に記憶されているタイムスタンプと同一
のタイムスタンプを持つパケットが蓄積されている場
合、もしくは前記入力ポ−トから入力して以来、一定時
間以上経っているパケットが検知された場合に、前記各
パケット蓄積手段に最も早く入力したパケットのタイム
スタンプの比較を行い、該パケットの中で前記入力ポー
トから最も早く入力されたパケットを選択し、交換処理
を行うことを特徴とする。
【００１３】本願第７の発明は、前記３次スイッチが前
記２次スイッチから入力してくるパケットを前記各２次
スイッチ毎に蓄積するパケット蓄積手段と、前記各２次
スイッチが前記３次スイッチへ出力すべきパケットが存
在するかどうか判断する空パケット判断手段を備え、前
記各２次スイッチ毎のパケットの蓄積数が全て１以上の
場合、もしくはパケットの蓄積数が０である全てのパケ
ット蓄積手段に対応する前記２次スイッチに前記３次ス
イッチに出力すべきパケットがなかった場合、前記各パ
ケット蓄積手段に最も早く入力したパケットの前記タイ
ムスタンプの比較を行い、該パケットの中で前記入力ポ
ートから最も早く入力されたパケットを選択し、交換処
理を行うことを特徴とする。
記２次スイッチから入力してくるパケットを前記各２次
スイッチ毎に蓄積するパケット蓄積手段と、前記各２次
スイッチが前記３次スイッチへ出力すべきパケットが存
在するかどうか判断する空パケット判断手段を備え、前
記各２次スイッチ毎のパケットの蓄積数が全て１以上の
場合、もしくはパケットの蓄積数が０である全てのパケ
ット蓄積手段に対応する前記２次スイッチに前記３次ス
イッチに出力すべきパケットがなかった場合、前記各パ
ケット蓄積手段に最も早く入力したパケットの前記タイ
ムスタンプの比較を行い、該パケットの中で前記入力ポ
ートから最も早く入力されたパケットを選択し、交換処
理を行うことを特徴とする。
【００１４】本願第８の発明は、前記３次スイッチが前
記２次スイッチから入力してくるパケットを前記各２次
スイッチ毎に蓄積するパケット蓄積手段と、最後に交換
処理を行ったパケットのタイムスタンプを記憶するタイ
ムスタンプ記憶手段を備え、前記各２次スイッチが前記
３次スイッチへ出力すべきパケットが存在するかどうか
判断する空パケット判断手段を備え、前記各２次スイッ
チ毎のパケットの蓄積数が全て１以上の場合、もしくは
パケットの蓄積数が０である全てのパッケト蓄積手段に
対応する前記２次スイッチに前記３次スイッチに出力す
べきパケットがなかった場合、もしくは前記タイムスタ
ンプ記憶手段に記憶されているタイムスタンプと同一の
タイムスタンプを持つパケットが蓄積されている場合
に、前記各パケット蓄積手段に最も早く入力したパケッ
トのタイムスタンプの比較を行い、該パケットの中で前
記入力ポートから最も早く入力されたパケットを選択
し、交換処理を行うことを特徴とする。
記２次スイッチから入力してくるパケットを前記各２次
スイッチ毎に蓄積するパケット蓄積手段と、最後に交換
処理を行ったパケットのタイムスタンプを記憶するタイ
ムスタンプ記憶手段を備え、前記各２次スイッチが前記
３次スイッチへ出力すべきパケットが存在するかどうか
判断する空パケット判断手段を備え、前記各２次スイッ
チ毎のパケットの蓄積数が全て１以上の場合、もしくは
パケットの蓄積数が０である全てのパッケト蓄積手段に
対応する前記２次スイッチに前記３次スイッチに出力す
べきパケットがなかった場合、もしくは前記タイムスタ
ンプ記憶手段に記憶されているタイムスタンプと同一の
タイムスタンプを持つパケットが蓄積されている場合
に、前記各パケット蓄積手段に最も早く入力したパケッ
トのタイムスタンプの比較を行い、該パケットの中で前
記入力ポートから最も早く入力されたパケットを選択
し、交換処理を行うことを特徴とする。
【００１５】本願第９の発明は、前記３次スイッチが前
記パケット蓄積手段に蓄積されているパケットのタイム
スタンプに基づいて、該蓄積されているパケットの中か
ら、前記入力ポートから最も早く入力されたパケットを
選択し、該パケットの交換処理を行う動作を前記入力ポ
ートからのパケットの入力速度の整数倍の速度で行うこ
とを特徴とする。
記パケット蓄積手段に蓄積されているパケットのタイム
スタンプに基づいて、該蓄積されているパケットの中か
ら、前記入力ポートから最も早く入力されたパケットを
選択し、該パケットの交換処理を行う動作を前記入力ポ
ートからのパケットの入力速度の整数倍の速度で行うこ
とを特徴とする。
【００１６】本願第１０の発明は、前記２次スイッチが
前記入力ポートからのパケットの入力速度の整数倍の速
度で前記３次スイッチへパケットを出力することを特徴
とする。
前記入力ポートからのパケットの入力速度の整数倍の速
度で前記３次スイッチへパケットを出力することを特徴
とする。
【００１７】
【作用】本発明はパケット順序整列に要する時間を小さ
くし、パケットの遅延時間の増大を抑えかつ制御を簡単
化するパケット交換方式を提供する。
くし、パケットの遅延時間の増大を抑えかつ制御を簡単
化するパケット交換方式を提供する。
【００１８】複数の入力ポ−トから入力されたパケット
を該パケットに付与されたアドレス情報にもとづき複数
の出力ポ−トのいづれかに出力するパケットスイッチを
３段にリンク接続し、初段目のパケットスイッチはパケ
ットのアドレス情報に関係なく、入力パケットを複数の
出力にランダムに出力し、２段目、３段目のスイッチに
おいて該入力パケットに付与されたアドレス情報にもと
づき交換処理を行うパケットスイッチ網において、前記
２段目のパケットスイッチで同一出力ポ−ト行きのパケ
ットを入力順序に従って、該順序を入れ替えることなく
該パケットの交換処理および出力を行うことにより、各
２段目のパケットスイッチから出力されてくるパケット
はタイムスタンプの順序に従って出力されてくるので、
前記３段目のパケットスイッチの入力部で、前記２段目
のパケットスイッチから出力されるパケットを蓄積し、
各２段目のパケットスイッチから最も早く入力したパケ
ットのタイムスタンプのみ比較すればよく制御が簡単に
なる。
を該パケットに付与されたアドレス情報にもとづき複数
の出力ポ−トのいづれかに出力するパケットスイッチを
３段にリンク接続し、初段目のパケットスイッチはパケ
ットのアドレス情報に関係なく、入力パケットを複数の
出力にランダムに出力し、２段目、３段目のスイッチに
おいて該入力パケットに付与されたアドレス情報にもと
づき交換処理を行うパケットスイッチ網において、前記
２段目のパケットスイッチで同一出力ポ−ト行きのパケ
ットを入力順序に従って、該順序を入れ替えることなく
該パケットの交換処理および出力を行うことにより、各
２段目のパケットスイッチから出力されてくるパケット
はタイムスタンプの順序に従って出力されてくるので、
前記３段目のパケットスイッチの入力部で、前記２段目
のパケットスイッチから出力されるパケットを蓄積し、
各２段目のパケットスイッチから最も早く入力したパケ
ットのタイムスタンプのみ比較すればよく制御が簡単に
なる。
【００１９】前記入力ポートから入力してから一定時間
以上経っているパケットが蓄積されている場合に出力す
る場合だけでなく、各２段目のパケットスイッチ毎のパ
ケットの蓄積数が全て１以上の場合、もしくは最後に選
択されたパケットのタイムスタンプと同一のタイムスタ
ンプを持つパケットが蓄積されている場合に該蓄積され
ているパケットの中から、該パケットに付与されている
タイムスタンプに基づいて、前記入力ポートから最も早
く入力されたパケットを選択し、該パケットの交換処理
をすることによって、一定時間以上待たせたパケットが
存在しない場合でも、タイムスタンプが最小なパケット
を常に選択することができ、パケットの遅延時間を減ら
すことができる。
以上経っているパケットが蓄積されている場合に出力す
る場合だけでなく、各２段目のパケットスイッチ毎のパ
ケットの蓄積数が全て１以上の場合、もしくは最後に選
択されたパケットのタイムスタンプと同一のタイムスタ
ンプを持つパケットが蓄積されている場合に該蓄積され
ているパケットの中から、該パケットに付与されている
タイムスタンプに基づいて、前記入力ポートから最も早
く入力されたパケットを選択し、該パケットの交換処理
をすることによって、一定時間以上待たせたパケットが
存在しない場合でも、タイムスタンプが最小なパケット
を常に選択することができ、パケットの遅延時間を減ら
すことができる。
【００２０】また、各２次スイッチ毎のパケットの蓄積
数が全て１以上の場合、もしくは蓄積数が０を示す全て
の２次スイッチに該３次スイッチに出力すべきパケット
がなかった場合、もしくは前記記憶手段に記憶されてい
るタイムスタンプと同一のタイムスタンプを持つパケッ
トが蓄積されている場合に、蓄積されているパケットの
タイムスタンプに基づいて、該蓄積されているパケット
の中から、前記入力ポートから最も早く入力されたパケ
ット選択し、該パケットの交換処理を行うことによっ
て、一定時間待つことなくパケットの交換処理を行うこ
とができ、パケットの遅延時間を減らすことができるこ
とに加えて、パケットが入力ポ−トから入力して以来、
経過した時間を判断する必要なく、より制御を簡単にで
きる。
数が全て１以上の場合、もしくは蓄積数が０を示す全て
の２次スイッチに該３次スイッチに出力すべきパケット
がなかった場合、もしくは前記記憶手段に記憶されてい
るタイムスタンプと同一のタイムスタンプを持つパケッ
トが蓄積されている場合に、蓄積されているパケットの
タイムスタンプに基づいて、該蓄積されているパケット
の中から、前記入力ポートから最も早く入力されたパケ
ット選択し、該パケットの交換処理を行うことによっ
て、一定時間待つことなくパケットの交換処理を行うこ
とができ、パケットの遅延時間を減らすことができるこ
とに加えて、パケットが入力ポ−トから入力して以来、
経過した時間を判断する必要なく、より制御を簡単にで
きる。
【００２１】また、パケットのタイムスタンプを比較
し、入力ポートから最も早く入力されたパケットを選択
し、パケットの交換処理を行う動作を入力ポートからの
パケットの入力速度の整数倍の速度で行うことにより、
パケットの順序整列の効率を上げることができ、パケッ
トの遅延時間を減らすことができる。
し、入力ポートから最も早く入力されたパケットを選択
し、パケットの交換処理を行う動作を入力ポートからの
パケットの入力速度の整数倍の速度で行うことにより、
パケットの順序整列の効率を上げることができ、パケッ
トの遅延時間を減らすことができる。
【００２２】また、２段目のパケットスイッチからの出
力速度を入力ポ−トからのパケットの出力速度の整数倍
にすることによって２段目でのパケットスイッチおよび
３段目のパケットスイッチの入力部における遅延時間を
減らすことができる。
力速度を入力ポ−トからのパケットの出力速度の整数倍
にすることによって２段目でのパケットスイッチおよび
３段目のパケットスイッチの入力部における遅延時間を
減らすことができる。
【００２３】
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。以下の図面では説明がない限り、各
段は８個のスイッチからなり、各段のスイッチは８本の
入力ポ−トおよび８本の出力ポ−トを持つを持つ場合を
示し、パケット長は固定とする。
て詳細に説明する。以下の図面では説明がない限り、各
段は８個のスイッチからなり、各段のスイッチは８本の
入力ポ−トおよび８本の出力ポ−トを持つを持つ場合を
示し、パケット長は固定とする。
【００２４】図１は本発明の原理を実現するための第１
の実施例の基本的な構成例である。各入力ポ−トに対応
して設置され、入力が各入力ポ−トと接続されているタ
イムスタンプ付与回路１００−１１〜１００−１８と、
入力が各タイムスタンプ付与回路１００−１１〜１００
−１８の出力に接続されている複数の１次スイッチ１０
１−１〜１０１−８と、入力が各１次スイッチ１０１−
１〜１０１−８の出力とクロスにリンク接続されている
２次スイッチ１０２−１〜１０２−８と、入力が各２次
スイッチ１０２−１１〜１０２−１８の出力とクロスに
リンク接続されている３次スイッチ１０３−１〜１０３
−８とからなる。
の実施例の基本的な構成例である。各入力ポ−トに対応
して設置され、入力が各入力ポ−トと接続されているタ
イムスタンプ付与回路１００−１１〜１００−１８と、
入力が各タイムスタンプ付与回路１００−１１〜１００
−１８の出力に接続されている複数の１次スイッチ１０
１−１〜１０１−８と、入力が各１次スイッチ１０１−
１〜１０１−８の出力とクロスにリンク接続されている
２次スイッチ１０２−１〜１０２−８と、入力が各２次
スイッチ１０２−１１〜１０２−１８の出力とクロスに
リンク接続されている３次スイッチ１０３−１〜１０３
−８とからなる。
【００２５】図２に本発明の基本的な動作例を示す。本
図は図１において、タイムスタンプ付与回路１００−１
に対応する入力ポ−トから入力するパケット２０３−
１、２０３−２のみに注目し、それぞれのパケットの出
力先は同一の場合を示す。入力パケット２０３−１、２
０３−２は１次スイッチ２００−１においてパケット２
０３−１、２０３−２の行き先に関係なく、２次スイッ
チ２０１−１、２０１−８へ出力される。２次スイッチ
２０１−１、２０１−８はパケットのアドレス情報に従
い、パケットの交換処理を行う。このとき、２次スイッ
チ２０１−８にパケットが多量に蓄積されている場合、
パケット２０３−２がパケット２０３−１より遅れて出
力される場合がある。このとき、３次スイッチ２０２−
１においてパケットの出力順序を整列した後にパケット
のアドレス情報に従い、パケットの交換処理を行い所望
の出力ポ−トへ出力する。
図は図１において、タイムスタンプ付与回路１００−１
に対応する入力ポ−トから入力するパケット２０３−
１、２０３−２のみに注目し、それぞれのパケットの出
力先は同一の場合を示す。入力パケット２０３−１、２
０３−２は１次スイッチ２００−１においてパケット２
０３−１、２０３−２の行き先に関係なく、２次スイッ
チ２０１−１、２０１−８へ出力される。２次スイッチ
２０１−１、２０１−８はパケットのアドレス情報に従
い、パケットの交換処理を行う。このとき、２次スイッ
チ２０１−８にパケットが多量に蓄積されている場合、
パケット２０３−２がパケット２０３−１より遅れて出
力される場合がある。このとき、３次スイッチ２０２−
１においてパケットの出力順序を整列した後にパケット
のアドレス情報に従い、パケットの交換処理を行い所望
の出力ポ−トへ出力する。
【００２６】図３は本発明におけるタイムスタンプ付与
回路の基本的な構成例をである。本タイムスタンプ付与
回路３００はタイムスタンプを生成するタイムスタンプ
生成回路３０１と、入力ポ−トとタイムスタンプ生成回
路３０１に接続され、タイムスタンプ生成回路３０１で
生成されたタイムスタンプを入力ポ−トから入力してく
るパケットに付与する付与回路３０２からなる。タイム
スタンプ生成回路はパケットに付与するタイムスタンプ
をパケットの入力周期毎に更新する。入力ポ−トから入
力してくるパケットは付与回路に入力され、タイムスタ
ンプを付与され、１次スイッチへ出力される。
回路の基本的な構成例をである。本タイムスタンプ付与
回路３００はタイムスタンプを生成するタイムスタンプ
生成回路３０１と、入力ポ−トとタイムスタンプ生成回
路３０１に接続され、タイムスタンプ生成回路３０１で
生成されたタイムスタンプを入力ポ−トから入力してく
るパケットに付与する付与回路３０２からなる。タイム
スタンプ生成回路はパケットに付与するタイムスタンプ
をパケットの入力周期毎に更新する。入力ポ−トから入
力してくるパケットは付与回路に入力され、タイムスタ
ンプを付与され、１次スイッチへ出力される。
【００２７】図４は本発明における１次スイッチの基本
的な構成例をである。本１次スイッチ４００は入力が入
力ポ−ト対応のタイムスタンプ付与回路に接続され、各
タイムスタンプ付与回路から入力してくるパケットを各
々、別の２次スイッチへ出力する空間スイッチ４０１
と、空間スイッチ４０１の制御入力に接続され、空間ス
イッチの入力と出力の接続関係を制御する接続制御回路
４０２からなる。接続制御回路４０２は空間スイッチの
入力と出力の接続関係をメモリ等に記憶し、その接続関
係をランダムもしくは周期的に読み出すことによって、
空間スイッチ４０１の接続関係を制御する。ランダムに
接続関係を変化させる場合はランダムパタ−ン発生器に
よって空間スイッチ４０１の入力と出力の接続関係を決
定してもよい。
的な構成例をである。本１次スイッチ４００は入力が入
力ポ−ト対応のタイムスタンプ付与回路に接続され、各
タイムスタンプ付与回路から入力してくるパケットを各
々、別の２次スイッチへ出力する空間スイッチ４０１
と、空間スイッチ４０１の制御入力に接続され、空間ス
イッチの入力と出力の接続関係を制御する接続制御回路
４０２からなる。接続制御回路４０２は空間スイッチの
入力と出力の接続関係をメモリ等に記憶し、その接続関
係をランダムもしくは周期的に読み出すことによって、
空間スイッチ４０１の接続関係を制御する。ランダムに
接続関係を変化させる場合はランダムパタ−ン発生器に
よって空間スイッチ４０１の入力と出力の接続関係を決
定してもよい。
【００２８】図５は本発明における同一出力ポ−ト行き
のパケットを入力された順序に従って、その順序を入れ
替えることなく交換処理および出力を行う２次スイッチ
の基本的な構成例である。
のパケットを入力された順序に従って、その順序を入れ
替えることなく交換処理および出力を行う２次スイッチ
の基本的な構成例である。
【００２９】２次スイッチ５００は各１次スイッチの出
力に接続され、１次スイッチから入力してくるパケット
の時分割多重を行う時分割多重バス５０１と、各入力が
時分割多重バス５０１に接続され、時分割多重バス５０
１から出力されたパケットのアドレス情報を識別し、該
当するパケットを受信する各出線に対応したアドレスフ
ィルタ５０２−１〜５０２−８と、入力がアドレスフィ
ルタ５０２−１〜５０２−８の出力と接続され、アドレ
スフィルタ５０２−１〜５０２−８が受信したパケット
の蓄積および３次スイッチへの出力を行うパケットメモ
リ（ＦＩＦＯ）５０８−１〜５０８−８からなる。本パ
ケットスイッチはパケットメモリ（ＦＩＦＯ）５０８−
１〜５０８−８に出力すべきパケットが存在しない場
合、パケットが存在しないことを示す空パケットを出力
する。本パケットスイッチは各出力ポ−ト対応にパケッ
トメモリを持つ出力バッファ形のパケットスイッチであ
るが、その他、順序を入れ替えることなくパケットの交
換処理および出力を行うパケットスイッチであれば各出
力ポ−ト対応にパケットメモリを全出力ポ−トで共有す
る共有バッファ形スイッチ、入力ポ−ト対応にバッファ
を持つ入力バッファ形スイッチおよび入力および出力の
各クロスポイントにバッファを持つクロスポイント形ス
イッチいずれでもでも効果は変わらない。また、パケッ
トメモリ（ＦＩＦＯ）５０８−１〜５０８−８からのパ
ケットの出力速度は入力ポ−トからのパケットの入力速
度の整数倍である。
力に接続され、１次スイッチから入力してくるパケット
の時分割多重を行う時分割多重バス５０１と、各入力が
時分割多重バス５０１に接続され、時分割多重バス５０
１から出力されたパケットのアドレス情報を識別し、該
当するパケットを受信する各出線に対応したアドレスフ
ィルタ５０２−１〜５０２−８と、入力がアドレスフィ
ルタ５０２−１〜５０２−８の出力と接続され、アドレ
スフィルタ５０２−１〜５０２−８が受信したパケット
の蓄積および３次スイッチへの出力を行うパケットメモ
リ（ＦＩＦＯ）５０８−１〜５０８−８からなる。本パ
ケットスイッチはパケットメモリ（ＦＩＦＯ）５０８−
１〜５０８−８に出力すべきパケットが存在しない場
合、パケットが存在しないことを示す空パケットを出力
する。本パケットスイッチは各出力ポ−ト対応にパケッ
トメモリを持つ出力バッファ形のパケットスイッチであ
るが、その他、順序を入れ替えることなくパケットの交
換処理および出力を行うパケットスイッチであれば各出
力ポ−ト対応にパケットメモリを全出力ポ−トで共有す
る共有バッファ形スイッチ、入力ポ−ト対応にバッファ
を持つ入力バッファ形スイッチおよび入力および出力の
各クロスポイントにバッファを持つクロスポイント形ス
イッチいずれでもでも効果は変わらない。また、パケッ
トメモリ（ＦＩＦＯ）５０８−１〜５０８−８からのパ
ケットの出力速度は入力ポ−トからのパケットの入力速
度の整数倍である。
【００３０】図６は本発明における３次スイッチの第１
の構成例である。３次スイッチ６００は入力が２次スイ
ッチの出力に接続され、２次スイッチから入力されたパ
ケットの蓄積を行う２次スイッチ対応の順序整列メモリ
６０１−１〜６０１−８と、入力が順序整列メモリ６０
１−１〜６０１−８に接続され、順序整列メモリ６０１
−１〜６０１−８から出力されたパケットを多重する多
重回路６０５と、入力が順序整列メモリ６０１−１〜６
０１−８に接続され、各順序整列メモリ６０１−１〜６
０１−８に蓄積されているパケットの中から各２次スイ
ッチより最も早く入力されたパケットに付与されている
タイムスタンプを受信し、そのタイムスタンプからパケ
ットが入力されてからの遅延時間がある一定時間（２次
スイッチでとりえる最大遅延時間）以上かどうか判断す
る時刻比較回路６０２と、入力が多重回路６０５に接続
され、多重回路６０５から最後に出力されたパケットの
タイムスタンプを記憶する記憶回路６０４と、入力が各
順序整列メモリ６０１−１〜６０１−８と時刻比較回路
６０２と記憶回路６０４に接続され、各順序整列メモリ
６０１−１〜６０１−８に蓄積されている各２次スイッ
チから最も早く出力されたパケットに付与されているタ
イムスタンプを受信し、時刻比較回路６０２と記憶回路
６０４からの制御信号にしたがって、該受信したタイム
スタンプから最も小さいタイムスタンプを選択し、その
最小のタイムスタンプを持つパケットを出力するように
順序整列メモリ６０１−１〜６０１−８を制御するメモ
リ出力制御回路６０３と、入力が多重回路６０５に接続
され、多重回路６０５から出力されたパケットのアドレ
ス情報を識別し、該当するパケットを受信する各出力ポ
−トに対応したアドレスフィルタ６０６−１〜６０６−
８と、入力がアドレスフィルタ６０６−１〜６０６−８
の出力と接続され、アドレスフィルタ６０６−１〜６０
６−８が受信したパケットの蓄積および出力ポ−トへの
出力を行うパケットメモリ（ＦＩＦＯ）６０７−１〜６
０７−８からなる。
の構成例である。３次スイッチ６００は入力が２次スイ
ッチの出力に接続され、２次スイッチから入力されたパ
ケットの蓄積を行う２次スイッチ対応の順序整列メモリ
６０１−１〜６０１−８と、入力が順序整列メモリ６０
１−１〜６０１−８に接続され、順序整列メモリ６０１
−１〜６０１−８から出力されたパケットを多重する多
重回路６０５と、入力が順序整列メモリ６０１−１〜６
０１−８に接続され、各順序整列メモリ６０１−１〜６
０１−８に蓄積されているパケットの中から各２次スイ
ッチより最も早く入力されたパケットに付与されている
タイムスタンプを受信し、そのタイムスタンプからパケ
ットが入力されてからの遅延時間がある一定時間（２次
スイッチでとりえる最大遅延時間）以上かどうか判断す
る時刻比較回路６０２と、入力が多重回路６０５に接続
され、多重回路６０５から最後に出力されたパケットの
タイムスタンプを記憶する記憶回路６０４と、入力が各
順序整列メモリ６０１−１〜６０１−８と時刻比較回路
６０２と記憶回路６０４に接続され、各順序整列メモリ
６０１−１〜６０１−８に蓄積されている各２次スイッ
チから最も早く出力されたパケットに付与されているタ
イムスタンプを受信し、時刻比較回路６０２と記憶回路
６０４からの制御信号にしたがって、該受信したタイム
スタンプから最も小さいタイムスタンプを選択し、その
最小のタイムスタンプを持つパケットを出力するように
順序整列メモリ６０１−１〜６０１−８を制御するメモ
リ出力制御回路６０３と、入力が多重回路６０５に接続
され、多重回路６０５から出力されたパケットのアドレ
ス情報を識別し、該当するパケットを受信する各出力ポ
−トに対応したアドレスフィルタ６０６−１〜６０６−
８と、入力がアドレスフィルタ６０６−１〜６０６−８
の出力と接続され、アドレスフィルタ６０６−１〜６０
６−８が受信したパケットの蓄積および出力ポ−トへの
出力を行うパケットメモリ（ＦＩＦＯ）６０７−１〜６
０７−８からなる。
【００３１】図７は３次スイッチの第１の構成例で使用
されるメモリ出力回路の構成例である。メモリ出力制御
回路７００は入力が順序整列メモリと記憶回路に接続さ
れ、記憶回路に記憶されているタイムスタンプと順序整
列メモリからのタイムスタンプを比較し、一致するタイ
ムスタンプの有無を検知する比較回路７０２と、入力が
順序整列メモリと時刻比較回路と比較回路７０２に接続
され、全ての順序整列メモリにパケットが存在し、全て
の順序整列回路からタイムスタンプが送出された場合、
もしくは時刻比較回路において一定時間以上経過してい
るパケットが検知された場合、もしくは比較回路７０２
において一致するタイムスタンプが検知された場合に順
序整列メモリから出力されたタイムスタンプの中から最
も小さいタイムスタンプを選択し、その最小のタイムス
タンプを持つパケットを出力するように順序整列メモリ
へ制御信号を出力する最小値検知回路７０１からなる。
本３次スイッチの入力部においてパケットの順序整列を
行うのでパケットを一定時間待たせる時間は２次スイッ
チでの最大遅延時間だけでよい。また、単に一定時間待
たせる場合のみ最小のタイムスタンプを持つパケットを
選択するだけでなく、順序整列メモリ全てにパケットが
存在する場合、もしくは最後に選択したパケットのタイ
ムスタンプと同一のタイムスタンプを持つパケットを選
択することによって、パケットの遅延時間を減らすこと
ができる。
されるメモリ出力回路の構成例である。メモリ出力制御
回路７００は入力が順序整列メモリと記憶回路に接続さ
れ、記憶回路に記憶されているタイムスタンプと順序整
列メモリからのタイムスタンプを比較し、一致するタイ
ムスタンプの有無を検知する比較回路７０２と、入力が
順序整列メモリと時刻比較回路と比較回路７０２に接続
され、全ての順序整列メモリにパケットが存在し、全て
の順序整列回路からタイムスタンプが送出された場合、
もしくは時刻比較回路において一定時間以上経過してい
るパケットが検知された場合、もしくは比較回路７０２
において一致するタイムスタンプが検知された場合に順
序整列メモリから出力されたタイムスタンプの中から最
も小さいタイムスタンプを選択し、その最小のタイムス
タンプを持つパケットを出力するように順序整列メモリ
へ制御信号を出力する最小値検知回路７０１からなる。
本３次スイッチの入力部においてパケットの順序整列を
行うのでパケットを一定時間待たせる時間は２次スイッ
チでの最大遅延時間だけでよい。また、単に一定時間待
たせる場合のみ最小のタイムスタンプを持つパケットを
選択するだけでなく、順序整列メモリ全てにパケットが
存在する場合、もしくは最後に選択したパケットのタイ
ムスタンプと同一のタイムスタンプを持つパケットを選
択することによって、パケットの遅延時間を減らすこと
ができる。
【００３２】図８は本発明における３次スイッチの第２
の構成例である。本３次スイッチ８００は入力が２次ス
イッチの出力に接続され、２次スイッチから入力された
パケットを受信し、空パケットかどうかを識別し、空パ
ケットの場合には空パケットが入力されたことを記憶
し、空パケットでない場合にはそのパケットを出力する
２次スイッチ対応の空パケット検知回路８０１−１〜８
０１−８と、入力が空パケット検知回路８０１−１〜８
０１−８に接続され、空パケット検知回路８０１−１〜
８０１−８から出力されたパケットを蓄積する空パケッ
ト検知回路８０１−１〜８０１−８対応の順序整列メモ
リ８０２−１〜８０２−８と、入力が順序整列メモリ８
０２−１〜８０２−８に接続され、順序整列メモリ８０
２−１〜８０２−８から出力されたパケットを多重する
多重回路８０６と、入力が空パケット検知回路８０１−
１〜８０１−８と順序整列メモリ８０２−１〜８０２−
８に接続され、空パケット検知回路８０１−１〜８０１
−８において記憶されている空パケットの入力の有無を
示す情報と順序整列メモリ８０２−１〜８０２−８内の
パケットの有無を示す情報により、パケットが存在しな
い全ての順序整列メモリ８０２−１〜８０２−８に対応
する２次スイッチから最後に出力されたパケットが空パ
ケットであることを検知する空バッファ検知回路８０３
と、入力が順序整列メモリに接続され、順序整列メモリ
８０２−１〜８０２−８から最後に出力されたパケット
のタイムスタンプを記憶する記憶回路８０５と、入力が
各順序整列メモリ８０２−１〜８０２−８と空バッファ
検知回路８０３と記憶回路８０５に接続され、各順序整
列メモリ８０２−１〜８０２−８に蓄積されているパケ
ットの中から、各２次スイッチから最も早く出力された
パケットに付与されているタイムスタンプを受信し、空
バッファ検知回路８０３と記憶回路８０５からの制御信
号にしたがって、該受信したタイムスタンプから最も小
さいタイムスタンプを選択し、その最小のタイムスタン
プを持つパケットを出力するように順序整列メモリ８０
２−１〜８０２−８を制御するメモリ出力制御回路８０
５と、入力が多重回路８０６に接続され、多重回路６０
５から出力されたパケットのアドレス情報を識別し、該
当するパケットを受信する各出力ポ−トに対応したアド
レスフィルタ８０７−１〜８０７−８と、入力がアドレ
スフィルタ８０７−１〜８０７−８の出力と接続され、
アドレスフィルタ８０７−１〜８０７−８が受信したパ
ケットの蓄積および出力ポ−トへの出力を行うパケット
メモリ（ＦＩＦＯ）８０８−１〜８０８−８からなる。
の構成例である。本３次スイッチ８００は入力が２次ス
イッチの出力に接続され、２次スイッチから入力された
パケットを受信し、空パケットかどうかを識別し、空パ
ケットの場合には空パケットが入力されたことを記憶
し、空パケットでない場合にはそのパケットを出力する
２次スイッチ対応の空パケット検知回路８０１−１〜８
０１−８と、入力が空パケット検知回路８０１−１〜８
０１−８に接続され、空パケット検知回路８０１−１〜
８０１−８から出力されたパケットを蓄積する空パケッ
ト検知回路８０１−１〜８０１−８対応の順序整列メモ
リ８０２−１〜８０２−８と、入力が順序整列メモリ８
０２−１〜８０２−８に接続され、順序整列メモリ８０
２−１〜８０２−８から出力されたパケットを多重する
多重回路８０６と、入力が空パケット検知回路８０１−
１〜８０１−８と順序整列メモリ８０２−１〜８０２−
８に接続され、空パケット検知回路８０１−１〜８０１
−８において記憶されている空パケットの入力の有無を
示す情報と順序整列メモリ８０２−１〜８０２−８内の
パケットの有無を示す情報により、パケットが存在しな
い全ての順序整列メモリ８０２−１〜８０２−８に対応
する２次スイッチから最後に出力されたパケットが空パ
ケットであることを検知する空バッファ検知回路８０３
と、入力が順序整列メモリに接続され、順序整列メモリ
８０２−１〜８０２−８から最後に出力されたパケット
のタイムスタンプを記憶する記憶回路８０５と、入力が
各順序整列メモリ８０２−１〜８０２−８と空バッファ
検知回路８０３と記憶回路８０５に接続され、各順序整
列メモリ８０２−１〜８０２−８に蓄積されているパケ
ットの中から、各２次スイッチから最も早く出力された
パケットに付与されているタイムスタンプを受信し、空
バッファ検知回路８０３と記憶回路８０５からの制御信
号にしたがって、該受信したタイムスタンプから最も小
さいタイムスタンプを選択し、その最小のタイムスタン
プを持つパケットを出力するように順序整列メモリ８０
２−１〜８０２−８を制御するメモリ出力制御回路８０
５と、入力が多重回路８０６に接続され、多重回路６０
５から出力されたパケットのアドレス情報を識別し、該
当するパケットを受信する各出力ポ−トに対応したアド
レスフィルタ８０７−１〜８０７−８と、入力がアドレ
スフィルタ８０７−１〜８０７−８の出力と接続され、
アドレスフィルタ８０７−１〜８０７−８が受信したパ
ケットの蓄積および出力ポ−トへの出力を行うパケット
メモリ（ＦＩＦＯ）８０８−１〜８０８−８からなる。
【００３３】３次スイッチの第２の構成例で用いるメモ
リ出力制御回路は第１の構成例で用いるメモリ出力制御
回路と同様に図８で示すような構成をとる。ただし、最
小値検知回路は空バッファ検知回路と記憶回路と順序整
列メモリに接続され、全ての順序整列メモリにパケット
が存在し、全ての順序整列回路からタイムスタンプが送
出された場合、もしくはパケットが存在しない全ての順
序整列メモリに対応する２次スイッチから最後に出力さ
れたパケットが空パケットである場合、もしくは比較回
路において一致するタイムスタンプが検知された場合に
順序整列メモリから出力されたタイムスタンプの中から
最も小さいタイムスタンプを選択し、その最小のタイム
スタンプを持つパケットを出力するように順序整列メモ
リへ制御信号を出力する。
リ出力制御回路は第１の構成例で用いるメモリ出力制御
回路と同様に図８で示すような構成をとる。ただし、最
小値検知回路は空バッファ検知回路と記憶回路と順序整
列メモリに接続され、全ての順序整列メモリにパケット
が存在し、全ての順序整列回路からタイムスタンプが送
出された場合、もしくはパケットが存在しない全ての順
序整列メモリに対応する２次スイッチから最後に出力さ
れたパケットが空パケットである場合、もしくは比較回
路において一致するタイムスタンプが検知された場合に
順序整列メモリから出力されたタイムスタンプの中から
最も小さいタイムスタンプを選択し、その最小のタイム
スタンプを持つパケットを出力するように順序整列メモ
リへ制御信号を出力する。
【００３４】３次スイッチは一定時間以上パケットを遅
延させることなく、全ての順序整列メモリにパケットが
存在する場合、もしくはパケットが存在しない全ての順
序整列メモリに対応する２次スイッチから最後に出力さ
れたパケットが空パケットである場合、もしくは比較回
路において一致するタイムスタンプが検知された場合に
最小のタイムスタンプを持つパケットを選択するのでパ
ケットの遅延時間を減らすことができる。また、パケッ
トの遅延時間を調べる必要はなく、制御も簡単にでき
る。
延させることなく、全ての順序整列メモリにパケットが
存在する場合、もしくはパケットが存在しない全ての順
序整列メモリに対応する２次スイッチから最後に出力さ
れたパケットが空パケットである場合、もしくは比較回
路において一致するタイムスタンプが検知された場合に
最小のタイムスタンプを持つパケットを選択するのでパ
ケットの遅延時間を減らすことができる。また、パケッ
トの遅延時間を調べる必要はなく、制御も簡単にでき
る。
【００３５】３次スイッチの第１、第２の実施例におい
て最小のタイムスタンプを持つパケットを選択する動作
を入力ポ−トからのパケットの入力速度の整数倍の速度
で行うことにより、パケットの順序整列の効果をあげる
ことができ、パケットの遅延時間を減らすことができ
る。
て最小のタイムスタンプを持つパケットを選択する動作
を入力ポ−トからのパケットの入力速度の整数倍の速度
で行うことにより、パケットの順序整列の効果をあげる
ことができ、パケットの遅延時間を減らすことができ
る。
【００３６】
【発明の効果】以上説明したように本発明のパケット交
換方式は、複数の入力ポ−トから入力されたパケットを
該パケットに付与されたアドレス情報にもとづき複数の
出力ポ−トのいづれかに出力するパケットスイッチを３
段にリンク接続し、初段目のパケットスイッチはパケッ
トのアドレス情報に関係なく、入力パケットを複数の出
力にランダムに出力し、２段目、３段目のスイッチにお
いて該入力パケットに付与されたアドレス情報にもとづ
き交換処理を行うパケットスイッチ交換方式において、
２段目のパケットスイッチとして同一出力ポ−ト行きの
パケットを入力順序に従って、該順序を入れ替えること
なく該パケットの交換処理および出力を行うパケットス
イッチを用い、前記３段目のパケットスイッチの入力部
において、各２段目のパケットスイッチから最も早く出
力されたパケットに付与されているタイムスタンプの比
較動作および最も小さいタイムスタンプが付与されてい
るパケットの交換処理を適切なタイミングに行うことに
よってパケットの遅延時間を減らすことができる。ま
た、２段目のパケットスイッチからのパケットの出力順
序がタイムスタンプの順序にしたがって出力されるの
で、各２段目のパケットスイッチから最も早く出力され
たパケットのタイムスタンプの比較を行うだけでよく、
制御を簡単にすることができる。
換方式は、複数の入力ポ−トから入力されたパケットを
該パケットに付与されたアドレス情報にもとづき複数の
出力ポ−トのいづれかに出力するパケットスイッチを３
段にリンク接続し、初段目のパケットスイッチはパケッ
トのアドレス情報に関係なく、入力パケットを複数の出
力にランダムに出力し、２段目、３段目のスイッチにお
いて該入力パケットに付与されたアドレス情報にもとづ
き交換処理を行うパケットスイッチ交換方式において、
２段目のパケットスイッチとして同一出力ポ−ト行きの
パケットを入力順序に従って、該順序を入れ替えること
なく該パケットの交換処理および出力を行うパケットス
イッチを用い、前記３段目のパケットスイッチの入力部
において、各２段目のパケットスイッチから最も早く出
力されたパケットに付与されているタイムスタンプの比
較動作および最も小さいタイムスタンプが付与されてい
るパケットの交換処理を適切なタイミングに行うことに
よってパケットの遅延時間を減らすことができる。ま
た、２段目のパケットスイッチからのパケットの出力順
序がタイムスタンプの順序にしたがって出力されるの
で、各２段目のパケットスイッチから最も早く出力され
たパケットのタイムスタンプの比較を行うだけでよく、
制御を簡単にすることができる。
【図１】本発明のパケット交換方式の実施例の基本構成
例である。
例である。
【図２】図１に示した基本構成例の基本的な動作を説明
するための図である。
するための図である。
【図３】本発明の基本構成例に用いるタイムスタンプ付
与回路の基本構成例を説明するための図である。
与回路の基本構成例を説明するための図である。
【図４】本発明の基本構成例に用いる１次スイッチの基
本構成例を説明するための図である。
本構成例を説明するための図である。
【図５】本発明の基本構成例に用いる２次スイッチの基
本構成例を説明するための図である。
本構成例を説明するための図である。
【図６】本発明の基本構成例に用いる３次スイッチの第
１の実施例の基本構成例を説明するための図である。
１の実施例の基本構成例を説明するための図である。
【図７】図６に示した３次スイッチの第１の実施例に用
いるパケット順序整列回路の基本構成例を説明するため
の図である。
いるパケット順序整列回路の基本構成例を説明するため
の図である。
【図８】本発明の基本構成例に用いる３次スイッチの第
２の実施例の基本構成例を説明するための図である。
２の実施例の基本構成例を説明するための図である。
【図９】従来のパケット交換方式で用いられるパケット
交換装置を説明するための図である。
交換装置を説明するための図である。
【図１０】従来のパケット交換装置で用いられるパケッ
ト順序整列回路を説明するための図である。
ト順序整列回路を説明するための図である。
１００−１１〜１００−８８、３００、９００−１１〜
９００−８８ タイムスタンプ付与回路 １０１−１〜１０１−８、２００−１、４００ １次ス
イッチ １０２−１〜１０２−８、２０１−１、２０１−８、５
００ ２次スイッチ １０３−１〜１０３−８、２０２−１、６００、８００
３次スイッチ ３０２ 付与回路 ３０１ タイムスタンプ生成回路 ４０１ 空間スイッチ ４０２ 接続制御回路 ５０１ 時分割多重バス ５０２−１〜５０２−８、６０６−１〜６０６−８、８
０７−１〜８０７−８アドレスフィルタ ５０３−１〜５０３−８、６０７−１〜６０７−８、８
０８−１〜８０８−８パケットメモリ（ＦＩＦＯ） ６０１−１〜６０１−８、８０２−１〜８０２−８ 順
序整列メモリ（ＦＩＦＯ） ６０２ 時刻比較回路 ６０３、８０４ メモリ出力制御回路 ６０４、８０５ 記憶回路 ６０５、８０６ 多重回路 ７０１ 最小値検知回路 ７０２ 比較回路 ８０１−１〜８０１−８ 空パケット検知回路 ９０１−１〜９０１−８ 分散スイッチ ９０２−１１〜９０２−２８ ル−ティングスイッチ ９０３−１１〜９００−８８ パケット順序整列回路 １００１ パケット振り分け器 １００２ 制御回路 １００３ パケットバッファ １００５ パケット集線器 １００４ 勝ち残り機能付きソ−タ ２０３−１、２０３−２ パケット
９００−８８ タイムスタンプ付与回路 １０１−１〜１０１−８、２００−１、４００ １次ス
イッチ １０２−１〜１０２−８、２０１−１、２０１−８、５
００ ２次スイッチ １０３−１〜１０３−８、２０２−１、６００、８００
３次スイッチ ３０２ 付与回路 ３０１ タイムスタンプ生成回路 ４０１ 空間スイッチ ４０２ 接続制御回路 ５０１ 時分割多重バス ５０２−１〜５０２−８、６０６−１〜６０６−８、８
０７−１〜８０７−８アドレスフィルタ ５０３−１〜５０３−８、６０７−１〜６０７−８、８
０８−１〜８０８−８パケットメモリ（ＦＩＦＯ） ６０１−１〜６０１−８、８０２−１〜８０２−８ 順
序整列メモリ（ＦＩＦＯ） ６０２ 時刻比較回路 ６０３、８０４ メモリ出力制御回路 ６０４、８０５ 記憶回路 ６０５、８０６ 多重回路 ７０１ 最小値検知回路 ７０２ 比較回路 ８０１−１〜８０１−８ 空パケット検知回路 ９０１−１〜９０１−８ 分散スイッチ ９０２−１１〜９０２−２８ ル−ティングスイッチ ９０３−１１〜９００−８８ パケット順序整列回路 １００１ パケット振り分け器 １００２ 制御回路 １００３ パケットバッファ １００５ パケット集線器 １００４ 勝ち残り機能付きソ−タ ２０３−１、２０３−２ パケット
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−195758（ＪＰ，Ａ) 特開 平５−130142（ＪＰ，Ａ) 特開 平３−162031（ＪＰ，Ａ) 信学技報 ＳＳＥ89−173 信学技報 ＳＳＥ91−111 信学技報 ＳＳＥ92−54 信学技報 ＳＳＥ90−127 電子情報通信学会論文誌，Ｖｏｌ．Ｊ 75−Ｂ−１ Ｎｏ．９ ｐ．698−709 1992年電子情報通信学会春季大会 Ｂ −455 (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 12/56 H04L 12/28
Claims (10)
- 【請求項１】 複数の入力ポートと複数の出力ポートを
持ち、該複数の入力ポートから入力してくる固定長のパ
ケットを該パケットのアドレス情報に基づいて、所望の
該出力ポートに出力するパケット交換方式において、 複数の入線と複数の出線をもつ複数の１次スイッチと、
複数の入線と複数の出線を持つ複数の２次スイッチと、
複数の入線と複数の出線を持つ複数の３次スイッチとか
らなり、 各入力ポートは前記１次スイッチの入線と接続され、前
記１次スイッチと前記２次スイッチと前記３次スイッチ
はリンク接続され、前記３次スイッチの複数の出線は前
記出力ポートと接続されており、 前記１次スイッチは前記入力ポートから入力してくるパ
ケットに入力部において入力時刻情報を示すタイムスタ
ンプを付与し、リンクの負荷を分散するためにパケット
を複数の出線に振り分けるスイッチであり、 前記２次スイッチはパケットのアドレス情報にしたがっ
て、同一出力線行きのパケット全てに対して該パケット
の入力順序でパケットの交換処理を行うスイッチであ
り、 前記３次スイッチは入力部においてパケットの前記タイ
ムスタンプに従って、パケットの順序を整えた後、該パ
ケットのアドレス情報に従ってパケットの交換処理を行
うスイッチであることを特徴とするパケット交換方式。 - 【請求項２】 前記１次スイッチが入力ポートから入力
してくるパケットに入力部において入力時刻を示すタイ
ムスタンプを付与し、同一出線に同時に２個以上のパケ
ットが出力されないように入線と出線を１対１に接続
し、該入線と該出線の接続関係を周期的に変えることを
特徴とする請求項１に記載のパケット交換方式。 - 【請求項３】 前記１次スイッチが入力ポートから入力
してくるパケットに入力部において入力時刻を示すタイ
ムスタンプを付与し、同一出線に同時に２個以上のパケ
ットが出力されないように入線と出線を１対１に接続
し、該入線と該出線の接続関係をランダムに変えること
を特徴とする請求項１に記載のパケット交換方式。 - 【請求項４】 前記３次スイッチが前記２次スイッチか
ら入力してくるパケットを前記各２次スイッチ毎に蓄積
するパケット蓄積手段を備え、 前記各２次スイッチ毎のパケットの蓄積数が全て１以上
の場合には、前記各パケット蓄積手段に最も早く入力し
たパケットの前記タイムスタンプの比較を行い、該パケ
ットの中で前記入力ポートから最も早く入力されたパケ
ットを選択し、交換処理を行うことを特徴とする請求項
１、２または３に記載のパケット交換方式。 - 【請求項５】 前記３次スイッチが前記２次スイッチか
ら入力してくるパケットを前記各２次スイッチ毎に蓄積
するパケット蓄積手段と、前記各パケット蓄積手段に最
も早く入力されたパケットの中から前記入力ポートから
入力して以来、前記第２次スイッチでの最大遅延時間に
相当する一定時間以上経っているパケットを検知する時
刻比較手段を備え、 前記各２次スイッチ毎のパケットの蓄積数が全て１以上
の場合、もしくは前記入力ポートから入力して以来、前
記第２次スイッチでの最大遅延時間に相当する一定時間
以上経っているパケットが検知された場合に、前記各パ
ケット蓄積手段に最も早く入力したパケットの前記タイ
ムスタンプの比較を行い、該パケットの中で前記入力ポ
ートから最も早く入力されたパケットを選択し、交換処
理を行うことを特徴とする請求項１、２または３に記載
のパケット交換方式。 - 【請求項６】 前記３次スイッチが前記２次スイッチか
ら入力してくるパケットを前記各２次スイッチ毎に蓄積
するパケット蓄積手段と、最後に交換処理を行ったパケ
ットのタイムスタンプを記憶するタイムスタンプ記憶手
段と、前記各パケット蓄積手段に最も早く入力されたパ
ケットの中から前記入力ポートから入力して以来、前記
第２次スイッチでの最大遅延時間に相当する一定時間以
上経っているパケットを検知する時刻比較手段を備え、 前記各２次スイッチ毎のパケットの蓄積数が全て１以上
の場合、もくしは前記タイムスタンプ記憶手段に記憶さ
れているタイムスタンプと同一のタイムスタンプを持つ
パケットが蓄積されている場合、もくしは前記第２次ス
イッチでの最大遅延時間に相当する一定時間以上経って
いるパケットを検知された場合に、前記各パケット蓄積
手段に最も早く入力したパケットのタイムスタンプの比
較を行い、該パケットの中で前記入力ポートから最も早
く入力されたパケットを選択し、交換処理を行うことを
特徴とする請求項１、２、または３記載のパケット交換
方式。 - 【請求項７】 前記３次スイッチが前記２次スイッチか
ら入力してくるパケットを前記各２次スイッチ毎に蓄積
するパケット蓄積手段と、前記各２次スイッチが前記３
次スイッチへ出力すべきパケットが存在するかどうか判
断する空パケット判断手段を備え、 前記各２次スイッチ毎のパケットの蓄積数が全て１以上
である場合、もしくはパケットの蓄積数が０である全て
のパケット蓄積手段に対応する前記２次スイッチに前記
３次スイッチに出力すべきパケットがなかった場合、 前記各パケット蓄積手段に最も早く入力したパケットの
前記タイムスタンプの比較を行い、該パケットの中で前
記入力ポートから最も早く入力されたパケットを選択
し、交換処理を行うことを特徴とする請求項１、２また
は３に記載のパケット交換方式。 - 【請求項８】 前記３次スイッチが前記２次スイッチか
ら入力してくるパケットを前記各２次スイッチ毎に蓄積
するパケット蓄積手段と、最後に交換処理を行ったパケ
ットのタイムスタンプを記憶するタイムスタンプ記憶手
段と、前記各２次スイッチが前記３次スイッチへ出力す
べきパケットが存在するかどうか判断する空パケット判
断手段を備え、 前記各２次スイッチ毎のパケットの蓄積数が全て１以上
である場合、もしくはパケットの蓄積数が０である全て
のパケット蓄積手段に対応する前記２次スイッチに前記
３次スイッチに出力すべきパケットがなかった場合、も
しくは前記タイムスタンプ記憶手段に記憶されているタ
イムスタンプと同一のタイムスタンプを持つパケットが
蓄積されている場合に、 前記各パケット蓄積手段に最も早く入力したパケットの
前記タイムスタンプの比較を行い、該パケットの中で前
記入力ポートから最も早く入力されたパケットを選択
し、交換処理を行うことを特徴とする請求項１、２また
は３に記載のパケット交換方式。 - 【請求項９】 前記３次スイッチが前記パケット蓄積手
段に蓄積されているパケットのタイムスタンプに基づい
て、該蓄積されているパケットの中から、前記入力ポー
トから最も早く入力されたパケットを選択し、該パケッ
トの交換処理を行う動作を前記入力ポートからのパケッ
トの入力速度の整数倍の速度で行うことを特徴とする請
求項４、５、６、７、または８に記載のパケット交換方
式。 - 【請求項１０】 前記２次スイッチが前記入力ポートか
らのパケットの入力速度の整数倍の速度で前記３次スイ
ッチへパケットを出力することを特徴とする請求項１、
２、３、４、５、６、７、８または９記載のパケット交
換方式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31584591A JP2876859B2 (ja) | 1991-11-29 | 1991-11-29 | パケット交換方式 |
| US07/968,507 US5383181A (en) | 1991-10-31 | 1992-10-29 | Packet switching system capable of reducing a delay time for each packet |
| CA002081784A CA2081784C (en) | 1991-10-31 | 1992-10-30 | Packet switching system capable of reducing a delay time for each packet |
| EP92118619A EP0540028A3 (en) | 1991-10-31 | 1992-10-30 | Packet switching system capable of reducing a delay time for each packet |
| US08/319,039 US5485457A (en) | 1991-10-31 | 1994-10-06 | Packet switching system capable of reducing a delay time for each packet |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31584591A JP2876859B2 (ja) | 1991-11-29 | 1991-11-29 | パケット交換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05219111A JPH05219111A (ja) | 1993-08-27 |
| JP2876859B2 true JP2876859B2 (ja) | 1999-03-31 |
Family
ID=18070278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31584591A Expired - Fee Related JP2876859B2 (ja) | 1991-10-31 | 1991-11-29 | パケット交換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2876859B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4901777B2 (ja) | 2008-02-05 | 2012-03-21 | アラクサラネットワークス株式会社 | ネットワーク中継装置およびネットワーク中継方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02195758A (ja) * | 1989-01-24 | 1990-08-02 | Nippon Telegr & Teleph Corp <Ntt> | 自己ルーチングスイッチのセル順序制御法 |
-
1991
- 1991-11-29 JP JP31584591A patent/JP2876859B2/ja not_active Expired - Fee Related
Non-Patent Citations (6)
| Title |
|---|
| １９９２年電子情報通信学会春季大会 Ｂ−４５５ |
| 信学技報 ＳＳＥ８９−１７３ |
| 信学技報 ＳＳＥ９０−１２７ |
| 信学技報 ＳＳＥ９１−１１１ |
| 信学技報 ＳＳＥ９２−５４ |
| 電子情報通信学会論文誌，Ｖｏｌ．Ｊ７５−Ｂ−１ Ｎｏ．９ ｐ．６９８−７０９ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05219111A (ja) | 1993-08-27 |
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