JPH0512193A

JPH0512193A - 自動信号構成システム

Info

Publication number: JPH0512193A
Application number: JP4034794A
Authority: JP
Inventors: Samuel M Babb; サミユエル・エム・バブ; Martin L Speer; マーテイン・エル・スピア
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1991-02-22
Filing date: 1992-02-21
Publication date: 1993-01-22
Also published as: US5274800A; DE69222449D1; DE69222449T2; EP0500374B1; EP0500374A1

Abstract

(57)【要約】（修正有）【目的】コンピュータアーキテクチャにおいて様々な
回路基板を自動的にかつ高い信頼性をもって構成するこ
とによりデイジーチェーンラインの導通を維持するシス
テム及び方法を提供する。【構成】バックプレーン中の監視対象となる各スロッ
トについて、無効論理レベルバイアスジェネレータ412
などと有効論理レベル検出器と信号セレクタとを実施す
るものである。ジェネレータ412などは無効論理信号420
〜をスロットの出力コネクタに出力して有効論理レベル
検出器414,445 用の入力を導出する。その入力に基づき
検出器414,445 がスロットに回路基板が存在するか否か
を判定する。従って、検出器414,445 は信号セレクタを
調節して、スロットをバイパスするか又はスロットを接
続する。これにより、回路基板が存在する場合と同様に
デイジーチェーンの導通が維持される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般にコンピュータア
ーキテクチャに関し、特にマイクロコンピュータのバッ
クプレーンに接続される回路基板の相互接続の構成に関
する。

【０００２】

【従来の技術】従来、マイクロコンピュータアーキテク
チャは、プリント回路基盤が接続されるバックプレーン
と共に設計がなされる。バックプレーン自体は、外部コ
ネクタ及び内部の所定信号の経路を有する回路基板であ
る。ある意味では、バックプレーンは、主インタフェー
ス構造であると概念的に解釈することができる。

【０００３】バックプレーンにインタフェースされる回
路基板には、種々の形態のものがある。それらの回路基
板は、データ処理装置(「ＣＰＵ基板」)、データ記憶装
置（「メモリ基板」）及び／又はデータ入出力（Ｉ／
Ｏ）装置（「Ｉ／Ｏ基板」）、並びにインタフェース論
理回路及びその他の電子回路から成ることができる。こ
れらの回路基板は、スロットを介してバックプレーンに
インタフェースされる。このスロットは、回路基板を物
理的に挿入することができ、これにより回路基板をバッ
クプレーン上の信号経路へ電気的に接続することができ
るバックプレーン上の場所である。

【０００４】マイクロコンピュータアーキテクチャにお
いては、これらの回路基板の一部の電子信号ラインを一
括して「デイジーチェーン」を設けることが必要なこと
がしばしばある。デイジーチェーンは、回路基板を並列
ではなく直列に接続する特殊な形態の信号ラインであ
る。デイジーチェーンは、バックプレーンの最初のスロ
ットから始まってバックプレーンの最後のスロットに至
るまで、回路基板から回路基板へ信号レベルを直列に伝
播させるために使用される。これと対照的に、並列接続
では、信号はある基板に途中で遮断されたり捕捉された
りすることなく、全ての回路基板に同時に与えられる。

【０００５】デイジーチェーンを実施している高性能の
工業規格バスの一例として、１９８２年８月に国際ＶＭ
Ｅバス協会（VMEbus International Trade Associatio
n）により公開されたＶＭＥバス規格に基づくＩＥＥＥ
規格1014−87により規定されたＶＭＥバスがある。これ
に関しては、ここに引用文献として織り込まれている
「ＶＭＥバス規格（The VMEbus Specification）」（国
際ＶＭＥバス協会（ＶＩＴＡ）、文書第ＳＨ１１５４４
号（１９８８年３月２８日））を参照のこと。

【０００６】詳細に説明すると、ＶＭＥバスは、そのバ
ックプレーン上にある種の調停（a-rbitration）バスラ
インを持つ。この調停バスラインは、「バス許可デイジ
ーチェーン」と総称される４つのデイジーチェーンライ
ンよりなる。さらに、ＶＭＥバスは、バックプレーン上
に１つの割り込み応答デイジーチェーンを必要とする。
したがって、ＶＭＥバスは、全部で５つのデイジーチェ
ーンラインよりなる。バックプレーンのスロットに回路
基板が差し込まれておらず、デイジーチェーンのさらに
下流側に他の回路基板がある場合、従来は、ジャンパ又
は他の何らかのブリッジ装置をその空きスロットに取付
けてデイジーチェーン信号がスロット開口部を通過する
ようにし、これによりデイジーチェーンの導通を維持し
なければならない。

【０００７】このため、バックプレーンコネクタの中に
機械的式の自動切り換え装置を設けようという試みがい
くつかなされている。回路基板がバックプレーンに挿入
されている場合、この機械式の切換え装置は、バックプ
レーン中においてデイジーチェーンを通常の通りに維持
するよう機能する。しかし、回路基板がバックプレーン
スロットに挿入されていない場合には、機械式切換え装
置は、当該コネクタをまたぐジャンパとして働くことに
よりデイジーチェーンの導通を維持する。

【０００８】

【発明が解決しようとする課題】このような、回路基板
がない場合にデイジーチェーンラインの導通を維持する
ための従来の方法には、いくつかの問題がある。前者の
場合、回路基板コネクタをまたがせてジャンパ又は他の
ブリッジ装置を取り付ける必要があるので、組み立ての
複雑さが増し、ユーザにとって扱い易いコンピュータを
提供することができなくなる。さらに、後者、即ち機械
式の自動切換え装置を用いる方法は、当業界において、
信頼性が低く、及び／又は実用的でないとみなされてい
る。それは、機械的故障及びその他の好ましくない電気
的機能不全を起こしやすい。

【０００９】従って、当業界においては、コンピュータ
アーキテクチャにおいて様々な回路基板を構成すること
によりデイジーチェーンラインの導通を維持する、信頼
性の高い自動的な方法に対する強い要望がある。

【００１０】

【課題を解決するための手段】本発明は、コンピュータ
アーキテクチャにおいて様々な回路基板を自動的にかつ
高い信頼性をもって構成することによりデイジーチェー
ンラインの導通を維持するシステム及び方法を提供する
ものである。

【００１１】本発明によるシステムは、無効論理レベル
バイアスジェネレータ及び有効論理レベル検出器よりな
る。無効論理レベルバイアスジェネレータは、ディジタ
ルライン上に無効論理信号を連続的にドライブするよう
になっている。さらに、無効論理信号は、ディジタルラ
イン上のあらゆる論理信号によりオーバードライブされ
る。

【００１２】有効論理レベル検出器は、ディジタルライ
ン上に何らかの論理信号が存在するか否かを判断するよ
うになっている。論理信号が存在すれば、そのディジタ
ルラインがディジタル装置へ接続されていると判断され
る。これに対して、無効論理信号が存在する場合には、
そのディジタルラインがディジタル装置へ接続されてい
ないと見なされる。

【００１３】本発明のもう一つの特徴によれば、監視対
象となるディジタルラインが、コンピュータのバックプ
レーンにおけるスロットの出力となる。従って、回路基
板がスロットに差し込まれているか否かを判断すること
ができる。さらに、有効論理レベル検出器に信号セレク
タが接続されている。この信号セレクタは、デイジーチ
ェーン信号ラインを全ての回路基板を通る状態に維持す
るものであり、即ち、回路基板が存在しない場合にスロ
ットをバイパスし、回路基板が存在する場合にはスロッ
トをデイジーチェーンへ接続するものである。

【００１４】本発明は、前述のような従来の欠点を解消
し、更に以下の長所をもたらすものである。

【００１５】第１に、本発明は、コンピュータアーキテ
クチャにおいて、所望数のデイジーチェーンラインを維
持するようにプリント回路基板を自動的に構成する。そ
の結果として、従来より複雑でなく、高い信頼性を有
し、かつ容易に組み立てることが可能な、ユーザにとっ
て扱い易いコンピュータアーキテクチャが提供される。
第２に、本発明は、論理状態を定義するために電流レベ
ルを用いるコンピュータアーキテクチャまたは電圧レベ
ルを用いるコンピュータアーキテクチャのいずれにも適
用可能である。

【００１６】第３に、本発明は、市販の簡素かつ安価な
回路素子により実施することができる。

【００１７】第４に、本発明は、ディジタル素子の物理
的な検出を必要とするあらゆる用途に適用可能である。

【００１８】本発明の他の長所は、当業者であれば、以
下の詳細な説明及び図面を参照することにより、明らか
になるであろう。これらの特長を全てここに織り込むこ
とを意図している。

【００１９】また、特許請求の範囲に定義するものとし
ての本発明も、発明の詳細な説明及び図面を参照するこ
とによって、より明確に理解されるであろう。

【００２０】

【実施例】図１は、本発明を実施することが可能なコン
ピュータアーキテクチャのブロック図である。このコン
ピュータアーキテクチャは、種々のプリント回路基板
（回路基板）を何個でも接続することができるバックプ
レーン102 を有する。

【００２１】図示するように、バックプレーン102 のバ
ックプレーン信号ライン112 には、ｎ個の回路基板104
〜110がインタフェースされている。単に任意の一例と
して、データ処理装置114 を持つ「ＣＰＵボード」とし
てスロット１の回路基板104 を示し、データ記憶装置11
6を持つ「記憶ボード」としてスロット２の回路基板106
を示し、更にデータＩ／Ｏ装置118 を持つ「入出力（Ｉ
／Ｏ）ボード」としてスロット３の回路基板108 を示
す。図示のコンピュータアーキテクチャの変形態様は、
これら全ての回路基板及び／又は異なる種類の回路基板
を用いた異なる基板構成／配列を含め、その全てがここ
に包含されるように意図されている。

【００２２】好適な実施例において、バックプレーン10
2 、バックプレーン信号ライン１１２、機能モジュール
１２４〜128 及びバックプレーンインタフェース論理
回路 134〜138 は、１９８２年８月に国際ＶＭＥバス協
会より公開されたＶＭＥバス規格によって規定されたも
のである。この件に関しては、ここに引用文献として織
り込まれている「ＶＭＥバス規格（The VMEbus Specifi
cation）」（国際ＶＭＥバス協会（ＶＩＴＡ）、文書第
ＳＨ１１５４４号（１９８８年３月２８日））を参照の
こと。

【００２３】ＶＭＥバス規格に規定されているように、
ＶＭＥバスは、バックプレーン信号ライン112 中に、あ
る種の調停バスラインを有する。この調停バスラインは
バス割り込みを扱う。調停バスラインは、ＶＭＥバス規
格に従う４本のデイジーチェーン「バス許可」ラインよ
りなる。バス許可ライン上のｎ個の回路基板104〜110の
各々に入る信号ラインは「バス許可入力」ライン（ＢＧ
ｘＩＮ＊：但し、０≦ｘ≦３であり、ｘはバス許可信号
番号である。尚、「＊」はロー論理レベルで能動となる
ことを示す）と呼ばれ、各回路基板から出て行く信号ラ
インは「バス許可出力」ライン（ＢＧｘＯＵＴ＊）と呼
ばれている。

【００２４】図２は、デイジーチェーンの概念を、特に
バス許可ラインに関して図解したものである。デイジー
チェーンの概念によれば、ＢＧｘＯＵＴ＊としてスロッ
トｎから出て行くラインは、ＢＧｘＩＮ＊としてスロッ
トｎ＋１に入る。スロット１のバス許可ラインが、スロ
ット１に差し込まれた回路基板上にあるＶＭＥバス規格
に従うシステムコントローラの調停回路(arbiter）によ
りドライブされる、ということに注目されたい。この調
停回路は基本的には、コンピュータアーキテクチャ全体
からバス要求を受信し、バックプレーン信号ライン112
中のデータ転送バス（ＤＴＢ；図示せず）の制御を許可
（一時に１リクエスタ）する機能モジュールである。

【００２５】スロットに回路基板が挿入されていない場
合、デイジーチェーンはそこで切断される。その結果と
して、他の回路基板がそのバス許可デイジーチェーンの
さらに下流側にある場合に、それらの回路基板がバス許
可デイジーチェーンから信号を受け取ることができなく
なる。従来は、デイジーチェーン中の切断を修復するた
めに、ジャンパ又は他の何らかのブリッジ装置を空きス
ロットに取り付け、これにより、デイジーチェーン信号
を通過させている。

【００２６】さらに、ＶＭＥバス規格では、１本の割り
込み応答デイジーチェーンを設けることが必要とされ
る。割り込み応答デイジーチェーンについて図３を参照
しつつ以下に説明する。

【００２７】バックプレーン信号ライン112 は優先割り
込みバス（図示せず）を含む。この優先割り込みバス
は、優先順位を付された７本の割り込み要求ラインを有
し、その各ラインを２以上のインタラプタ（interrupte
r）により共用することができる。インタラプタは、機
能モジュールであるか、又は一般には機能モジュールを
持つ回路基板であり、その機能モジュールは、優先割り
込みバス上に割り込み要求を生成し、次に、要求に応じ
てステータス及び／又は識別情報を供給する。割り込み
応答デイジーチェーンにより、割り込み応答サイクルに
１つのインタラプタだけが応答することが確実となる。
図示のように、デイジーチェーンラインは、最初の回路
基板304 と最後の回路基板310 との間の各回路基板を通
過する。ＩＡＣＫＯＵＴ＊としてスロットから出る割り
込み応答信号は、ＩＡＣＫＩＮ＊として次のスロットに
入る。

【００２８】動作に関し、この割り込み応答デイジーチ
ェーンは以下のように実施される。まず、回路基板310
上のインタラプタ312 が、割り込み要求ライン（７本の
中の１本；図示省略）をロー論理レベルにドライブし、
これにより、割り込みを要求したい旨を示す。インタラ
プタ312 は、そのＩＡＣＫＩＮ＊デイジーチェーン入力
313 にダウンエッジが到達するまで待機する。このダウ
ンエッジの受信時にのみ、インタラプタ312 は、割り込
み応答サイクルに応答する。更に、このダウンエッジの
受信時には、インタラプタ312 は、そのＩＡＣＫＯＵＴ
＊デイジーチェーン出力315 を介してデイジーチェーン
の下流側へそのダウンエッジを通過させるということは
せず、これにより、他のインタラプタがその割り込み応
答サイクルに応答する、ということが防止される。

【００２９】例示的に回路基板306 上に示す割り込みハ
ンドラ(handler）316 は、インタラプタ312 により生成
される割り込み要求を検出する。さらに、割り込みハン
ドラ316 は、矢印317 で示すように、バックプレーン10
2 上にＩＡＣＫ＊信号を生成することにより応答する。
基本的に、割り込みハンドラ316は、インタラプタ312か
らステータス及び／又は識別情報を探している。ここ
で、割り込みハンドラ316 は、ｎ個の回路基板のうちの
どれに設けてもよく、単独でも他の機能モジュールと一
緒でもどちらでもよい、ということは注目に値する。

【００３０】さらに、スロット１におけるシステムコン
トローラの構成要素であるＩＡＣＫデイジーチェーンド
ライバ314 は、ＩＡＣＫ＊を受信する。次いでＩＡＣＫ
デイジーチェーンドライバ314 は、ＩＡＣＫＯＵＴ＊デ
イジーチェーン出力322 を介して割り込み応答デイジー
チェーン信号を送信する。この信号は、インタラプタが
その制御信号を獲得するまでデイジーチェーンを伝播す
る。

【００３１】図示のように、デイジーチェーン信号は、
割り込みハンドラ316 により吟味されることなく回路基
板306 を通過する（従来型の設計であるため）。デイジ
ーチェーン信号を吟味あるいは監視するような他の機能
モジュールをこの回路基板上に設けてもよい。

【００３２】次に、デイジーチェーン信号は、回路基板
308 上にある機能モジュールに入り、これにより吟味さ
れてから、そのモジュールを出る。最後に、デイジーチ
ェーン信号は、インタラプタ312 に入り、捕捉される。

【００３３】バス許可デイジーチェーンの場合と同様
に、スロットに回路基板が挿入されていない場合、そこ
で割り込み応答デイジーチェーンが切断される。その結
果として、他の回路基板が割り込み応答デイジーチェー
ンの下流側にあると、それらの回路基板は割り込み応答
デイジーチェーンから信号を受信することができなくな
る。従来、チェーン中の切れ目を修復する場合には、ジ
ャンパ又は他の何らかのブリッジ装置を空きスロットに
取付け、これによりデイジーチェーン信号を通過させる
ようにしている。

【００３４】図４及び図５は、本発明のブロック図を包
括的に示すものである。これらの図４及び図５を交互に
参照しながら本発明を以下に説明する。

【００３５】好適な実施例において、本発明は、図５の
スロット404〜410の様々なコネクタをインタフェースす
るバックプレーン102 の一部として考えることができ
る。本発明は、デイジーチェーンのＮ個のスロットのう
ち、デイジーチェーンの最初の構成要素であるスロット
１、及びデイジーチェーンの最後の構成要素であるスロ
ットＮを除き、各スロット毎に無効論理レベルバイアス
ジェネレータ、有効論理レベル検出器及び信号セレクタ
を設けようというものである。本発明によれば、スロッ
トに回路基板がない場合であっても、バス許可及び割り
込み応答デイジーチェーンを含む任意のＭ個のデイジー
チェーン信号409〜413のいずれに対してもその導通が自
動的に維持される。

【００３６】図４及び図５は、回路基板がスロットにあ
る場合、あるいは回路基板がスロットにない場合におけ
る本発明の動作を説明するための単なる一例を示したも
のに過ぎない。例えば、スロット406 （スロット２）は
回路基板が挿入されてなく、スロット408 （スロット
３）には回路基板が挿入されていると仮定する。

【００３７】スロット406 には回路基板が存在しないの
で、デイジーチェーンを維持するためにジャンパを接続
してスロット406 をバイパスしなければならない。言い
換えると、スロット404 は、スロット408と通信するこ
とができなければならない。無効論理レベルバイアスジ
ェネレータ412 は、無効論理レベル範囲内にあるものと
して規定された信号を連続的に生成する。この無効論理
信号は、コンピュータアーキテクチャの論理設計によっ
て決まる電流又は電圧信号とすることができる。

【００３８】無効論理レベルバイアスジェネレータ412
は、各対応スロットの特定出力上へ無効論理信号を連続
的にドライブする。従って、ジェネレータ412 は、ライ
ン420 を介してスロット406 の出力418 上に無効論理信
号をドライブする。以下にさらに詳しく説明するが、抵
抗器Ｒ₁ 〜Ｒ₄ は、スロットの特定出力を電気的に絶縁
するものである。

【００３９】この好適な実施例において、無効論理レベ
ルバイアスジェネレータ412 に接続され、その結果とし
て、本発明により監視される、特定出力が、デイジーチ
ェーンされるということは注目に値する。本発明により
監視されるスロット上の出力は、定義済み論理パラメー
タの範囲内のディジタル信号を通過させるものであれば
いかなる出力でもよい。

【００４０】また、ハードウェアに関しては、監視対象
となる各スロット毎に無効論理レベルバイアスジェネレ
ータを設けることが可能であり、図４に示すように、必
ずしも１つのジェネレータ412 を全スロット用として設
ける必要はない、ということも注目に値する。

【００４１】スロット406 には回路基板が存在しないの
で、無効論理信号は、ライン430 を介して有効論理レベ
ル検出器414 へ入力される。無効論理信号を受信する
と、有効論理レベル検出器414 は、スロット406 に回路
基板が存在しないと推論する。有効論理レベル検出器41
4 は、ライン430 上の入力信号に従って信号セレクタ41
6 を制御する。この好適な実施例において、無効論理レ
ベルバイアスジェネレータ412 は、信号セレクタ416 を
制御する際、下表１に示す真理値表に従う。

【００４２】

【表１】

【００４３】信号セレクタ416 は、このコンピュータア
ーキテクチャの他の信号セレクタと同様に、図のような
Ｍ個の並列スイッチ素子 433〜435 を有する。これらの
Ｍ個のスイッチ素子 433〜435 は、図示実施例における
Ｍ個のデイジーチェーン信号に対応している。信号セレ
クタ416 は、ライン432上の有効論理レベル検出器414か
らの制御信号に従ってこれらＭ個のスイッチ素子 433〜
435 を作動させる。

【００４４】Ｍ個の各スイッチ素子 433〜435 は、当業
界において周知の単極双投式である。詳しく説明する
と、Ｍ個の各スイッチ素子 433〜435 は、一方のスイッ
チ位置においてジャンパとして働くことによりデイジー
チェーン信号が空きスロットをバイパスできるようにす
る。信号セレクタ416 は、有効論理レベル検出器414 か
ら無効制御信号を受信すると、Ｍ個のスイッチ素子 433
〜435 を全て同時にこの位置に切り換える。そのため
に、回路基板がスロット406 （スロット２）に存在しな
いにもかかわらず、Ｍ個のデイジーチェーン信号は、ラ
イン436,437,438 を介してスロット406 をバイパスする
ことができる。

【００４５】Ｍ個のスイッチ素子 433〜435 がもう一方
のスイッチ位置にあるとき、これらのＭ個のスイッチ素
子 433〜435 は、従来製のバックプレーン102 の場合と
同様に、あるスロットのＭ個のデイジーチェーン出力を
次のスロットの対応するＭ個のデイジーチェーン入力へ
それぞれ接続するように働く。このスイッチ位置へのＭ
個のスイッチ素子 433〜435 の切り換えは、対応する回
路基板が存在するときに行われる。この動作の流れにつ
いては、以下に引き続き説明する。

【００４６】図５に示すように、スロット408 には回路
基板が存在する。この動作の流れにあっては、無効論理
レベル信号がライン422 を介して出力440 にドライブさ
れる。この場合、抵抗器Ｒ₁〜Ｒ₄、特に抵抗器Ｒ
₂が、無効論理レベルバイアスジェネレータ412 のドラ
イブ能力を制限する。その結果として、スロット408に
ある回路基板は、ジェネレータ412 からの無効論理信号
をオーバードライブし、かつ出力440 からの有効論理レ
ベル信号をライン444へドライブするのに十分なだけド
ライブ（電流又は電圧ドライブ）される。

【００４７】次に、有効論理レベル検出器445 が、ライ
ン444 上の有効論理信号を読み出した際に、ライン446
を介して対応する信号セレクタ448 を表１に従って制御
する。具体的には、この場合、信号セレクタ448 は、有
効論理信号が出力440 から出力されているということが
知らされる。従って、回路基板がスロット408 （スロッ
ト３）に存在するとみなされる。さらに、信号セレクタ
448 は、Ｍ個のスイッチ素子464 〜466 を介して、Ｍ個
のデイジーチェーン出力450〜454 の全てを、次のスロ
ットの対応するＭ個のデイジーチェーン入力 456〜460
にそれぞれ接続する。

【００４８】図６は、この好適な実施例で使用される無
効論理レベルバイアスジェネレータ412 の低水準ブロッ
ク図である。この無効論理レベルバイアスジェネレータ
412は、無効電圧範囲内の無効論理電圧信号を生成す
る。その無効電圧範囲は、ＶＭＥバス出力規格におい
て、0.6 ボルトないし2.7 ボルトと規定されている（こ
れに対し、入力規格では、無効電圧範囲は0.8 ないし2.
0 ボルト）。言い換えると、電圧が0.6ボルト以下であ
れば、その信号は、論理低レベル信号（「０」）として
定義されて、扱われる。また、電圧が2.7 ボルト以上で
あれば、その信号は、論理高レベル信号（「１」）とし
て定義されて、扱われる。

【００４９】図示のように、抵抗器Ｒ₅（280 オー
ム）、Ｒ₆（51.1オーム）、Ｒ₇（51.1オーム）及びＲ
₈（110 オーム）からなる分圧器と共にノード502 に接
続された＋５ボルトの直流電源は、ノード504 において
無効論理信号の電圧レベルを確定する。分圧器は、無効
論理信号を無効論理レベル範囲内に確定するものであれ
ば、いかなる種類の分圧器でも使用することができる。
この好適な実施例において、抵抗器の組み合わせは、そ
れにより生じる無効論理電圧が無効論理レベル範囲の中
心に来るよう選択されている。

【００５０】無効論理電圧は、次に、一連の電圧フォロ
ワ(followers） 506〜518 （520 は不使用）に通され
る。これらの電圧フォロワは、当業界においては、バッ
ファ増幅器又は分離増幅器としても知られている。スロ
ット２乃至スロットｎ−１の各々に１つの電圧フォロワ
が対応している。これらの電圧フォロワ 506〜518 は、
非常に高い入力インピーダンスと非常に低い出力インピ
ーダンスを呈するものであり、これによりスロットから
分圧器回路を絶縁する。この好適な実施例において、電
圧フォロワ506〜518は、米国カリフォルニア州サンタク
ララのナショナル・セミコンダクタ・コーポレーション
（National Semiconductor Corporation)製の市販のモ
デルＬＭ３２４Ｎ集積回路（ＩＣ）である。

【００５１】抵抗器Ｒ₁〜Ｒ₄及びＲ₉〜Ｒ₁₁（4700オ
ーム）は、無効論理レベルバイアスジェネレータのドラ
イブ能力を制限すると共に、ジェネレータ412 から出力
される無効論理信号の相互間の分離を助長する役割を果
たす。

【００５２】前述したように、本発明によれば、スロッ
トのどの出力でも監視することができ、また監視対象の
特定出力は、スロット毎に異なってもよい。この好適な
実施例において、図６で出力される無効論理信号ライン
は、ライン420 はスロット２のＢＧ０ＯＵＴ＊へ、ライ
ン422 はスロット３のＢＧ０ＯＵＴ＊へ、．．．、ライ
ン426 はスロットｎ−１のＢＧ０ＯＵＴ＊へ、というよ
うに、ＶＭＥバスバックプレーンの各スロット上のコネ
クタへ接続される。

【００５３】これらの電圧フォロワ 506〜520 の機能
は、電圧フォロワ１個だけで達成することも可能である
ということは注目に値する。しかし、この好適な実施例
においては、無効論理信号を相互に絶縁することが望ま
しいので、複数の電圧フォロワを使用することとした。

【００５４】当業界で周知のように、コンデンサＣ₁ 及
びＣ₂（0.1 マイクロファラド）は、単に＋５ボルトの
直流電源の安定を助けるため挿入したものに過ぎない。

【００５５】図６の無効論理レベルバイアスジェネレー
タのもうひとつの特徴は、他の何らかの目的のために必
要であれば、高基準電圧（ｒｅｆＨ）及び低基準電圧
（ｒｅｆＬ）を分圧器のノード522 及び524 からそれぞ
れ取り出すことができるということである。この好適な
実施例において、これらの基準電圧は、有効論理レベル
検出器414 において、入力信号が無効論理レベル範囲と
有効論理レベル範囲とのどちらの範囲内にあるかを判断
するために用いられる。これについては後に詳述するこ
ととする。

【００５６】なお、高基準電圧は2.2 ボルト近辺で任意
にセットされ、低基準電圧は1.1 ボルト近辺で任意にセ
ットされる。これらの基準電圧により、検出される無効
電圧を、ＶＭＥバス出力規格に規定されているように、
0.6ボルト〜2.7 ボルトの無効論理レベル範囲内に十分
に保つことが確実となる。

【００５７】このように、市販の電子部品から、非常に
効果的で非常に信頼性の高い安価な無効論理レベルバイ
アスジェネレータを、容易に構成することが出来る。

【００５８】図７は、この好適な実施例で使用する有効
論理レベル検出器及び信号セレクタの低水準ブロック図
である。

【００５９】説明の便宜上、いずれもスロット406 （ス
ロット２）に対応する有効論理レベル検出器414 及び信
号セレクタ416 を図７に示し、以下これについて詳細に
説明する。しかし、その内容及び特徴は、デイジーチェ
ーン信号を維持するために監視する必要のある他のスロ
ットに対しても同様に適用されるものである。

【００６０】図７において、スロット２の出力ＢＧ０Ｏ
ＵＴ＊は、参照記号418 で示す点において接続されて、
参照記号420 で示す点におけるジェネレータ412 からの
無効論理信号ラインにも接続されている。論理信号が出
力ＢＧ０ＯＵＴ＊にある場合、その論理信号は無効論理
信号に加えられ、これによりライン430 に合成信号が形
成される。しかしながら、この論理信号は、実質的に、
無効論理信号をオーバードライブするのに十分なパワー
を有する。その結果として、論理信号がライン430 に現
れる。抵抗器Ｒ₁₂（4700オーム）は、２つの入力が加え
られる際に高い周波数の電圧を減衰させ、これにより適
切な論理信号を通過させることを確実化することによっ
て、回路をさらに安定させる。抵抗器Ｒ₁₂は、必ずしも
不可欠の要素ではない。

【００６１】一方、論理信号が出力ＢＧ０ＯＵＴ＊にな
い場合には、無効論理信号がライン430 に現れる。さら
に、無効論理信号が低電流であるため、抵抗器Ｒ₁₂は電
圧信号にそれほど影響を及ぼさない。

【００６２】次に、信号経路は、ライン610,612 のそれ
ぞれにより示すように分割され、これらのラインは共に
有効論理レベル検出器414 に接続される。有効論理レベ
ル検出器414 において信号が吟味され、無効論理レベル
範囲（1.1ｖ＜信号＜2.2ｖ）又は有効論理レベル範囲
（信号＜1.1ｖ又は信号＞2.2ｖ）のどちらの範囲に入
るかが判断される。上述のように、ジェネレータ412 か
らの高基準電圧（ｒｅｆＨ）522 及び低基準電圧（ｒｅ
ｆＬ）524 が有効論理レベル検出器414 において用いら
れて、入力信号が無効又は有効論理レベル範囲のどちら
の範囲に入るかが判断される。

【００６３】有効論理レベル検出器414 で用いられる基
準電圧522,524,504 と無効論理レベルバイアスジェネレ
ータ412 で生成される無効論理信号との電子的連結(lin
kage) は必要ではなく、従って、図４及び図５では図示
していない。しかし、この電子的連結の目的は、ジェネ
レータ412 と検出器414 との間で、固有の不可避の電圧
ドリフトによる信号の誤通信が発生しないことを確実化
することにある。

【００６４】この好適な実施例における有効論理レベル
検出器414 は、米国カリフォルニア州サンタクララのナ
ショナル・セミコンダクタ・コーポレーション（Nation
alSemiconductor Corporation)製の市販のモデルＬＭ３
３３ＮＩＣから成るものである。ＬＭ３３９ＮＩＣ
は、４つの比較器602〜608を有するが、その中の比較器
602,604 のみが用いられる。比較器602 及び604 は、そ
れぞれ独立して信号を高基準電圧（ｒｅｆＨ）522 及び
低基準電圧（ｒｅｆＬ）524 と比較することにより、前
述の表１に示す論理動作を共に実行する。次いで、信号
が無効論理信号であるか有効論理信号であるかが、有効
論理レベル検出器414 の出力における２進論理制御ライ
ン614 上にエンコードされる。

【００６５】ライン614 には、抵抗器Ｒ₁₃(4700オーム)
とコンデンサＣ₃（0.1マイクロファラド）とよりなる
ローパス・フィルタが接続されている。このローパス・
フィルタは、スロット２の出力に接続されている回路基
板が高レベルから低レベルに又はこの逆向きに過渡変化
する際に検出器414 で検出される無効論理信号を除去す
る。

【００６６】最後に、信号セレクタ416 は、ライン614
上の信号に基づいて該当するジャンパラインを切り換え
る。この好適な実施例において、信号セレクタ416 は、
米国カリフォルニア州サニーヴェールのシグネティクス
・インコーポレイテッド(Si-gnetics, Inc.) 製のモデ
ル７４Ｆ７１１マルチプレクサ(ｍｕｘ）ＩＣである。
概念的には、信号セレクタは、図４及び図５に関連して
説明したスイッチ素子433〜435よりなる。さらに、図示
のように、７４Ｆ７１１ＩＣに電源を供給するために
用いられる＋５ボルトの直流電源を安定させるために、
コンデンサＣ₄（0.1 マイクロファラド) が用いられて
いる。

【００６７】以上の好適な実施例の説明は、例示及び説
明を目的とするものである。この説明は、全ての実施態
様を網羅しようとするものではなく、また本発明を記載
通りの形に限定することを意図したものでもなく、記載
内容との関連において様々な修正及び変更が可能なこと
は明らかである。これらの特定の実施態様は、本発明の
原理及びその応用について当業者に最良の説明を行うこ
とにより、当業者が各々企図する特定用途に適した様々
な実施態様並びに修正態様において本発明を最もよく利
用することを可能ならしめるために選択されたものであ
る。本発明の範囲は、特許請求の範囲に記載するところ
により広義に画定すべきものである。

【００６８】

【発明の効果】本発明は上述のように構成したので、コ
ンピュータアーキテクチャにおいて、所望数のデイジー
チェーンラインを維持するようにプリント回路基板を自
動的に構成することが可能となり、その結果として、従
来より複雑でなく、高い信頼性を有し、かつ容易に組み
立てることが可能な、ユーザにとって扱い易いコンピュ
ータアーキテクチャを提供することが出来る。また、本
発明は、論理状態を定義するために電流レベルを用いる
コンピュータアーキテクチャまたは電圧レベルを用いる
コンピュータアーキテクチャのいずれにも適用可能で、
市販の簡素かつ安価な回路素子により実施することがで
きるものである。さらに、本発明は、ディジタル素子の
物理的な検出を必要とするあらゆる用途に適用可能であ
る。

【図面の簡単な説明】

【図１】本発明を実施することが可能なコンピュータア
ーキテクチャの一例を示すブロック図である。

【図２】デイジーチェーンバス許可ラインを示す説明図
である。

【図３】デイジーチェーン割り込み応答ラインを示すブ
ロック図である。

【図４】本発明の一部（無効論理レベルバイアスジェネ
レータ及び有効論理レベル検出器）を示す高水準ブロッ
ク図である。

【図５】図４の残りの部分（信号セレクタ）を示す高水
準ブロック図である。

【図６】本発明にて用いられる無効論理レベルバイアス
ジェネレータを示す低水準ブロック図である。

【図７】本発明にて用いられる有効論理レベル検出器及
び信号セレクタを示す低水準ブロック図である。

【符号の説明】

102 バックプレーン 404〜410 スロット 412 無効論理レベルバイアスジェネレータ 414,445 有効論理レベル検出器

Claims

【特許請求の範囲】【請求項１】ディジタルラインのアナログ性質に基づき
前記ディジタルライン上に有効ディジタル情報が存在す
るか否かを判定するシステムであって、このシステム
が、前記ディジタルライン上に無効論理信号を連続的にドラ
イブすると共にその無効論理信号が前記ディジタルライ
ン上の有効論理信号によりオーバードライブされるよう
に形成されたジェネレータと、前記ディジタルラインに接続されると共に前記有効論理
信号が前記ディジタルライン上に存在するか否かを判定
する検出器とより成ることを特徴とする、自動信号構成
システム。