JPH05121698A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH05121698A JPH05121698A JP3306866A JP30686691A JPH05121698A JP H05121698 A JPH05121698 A JP H05121698A JP 3306866 A JP3306866 A JP 3306866A JP 30686691 A JP30686691 A JP 30686691A JP H05121698 A JPH05121698 A JP H05121698A
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- Japan
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- type diffusion
- type
- semiconductor substrate
- insulating film
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Abstract
(57)【要約】
【目的】 埋め込みｎ+ 型拡散層（ビット線）と基板と
の接合耐圧の著しい低下を避けつつ、埋め込みｎ+ 型拡
散層間の電気的分離を実現する。 【構成】 ｐ型半導体基板１上に形成され、一方向に延
在する複数本のｎ+ 型拡散層５（ビット線）と、複数本
のｎ+ 型拡散層５と垂直に交差するように、半導体基板
１上にゲート絶縁膜３を介して形成された複数本のゲー
ト電極６と、絶縁膜９を介してメモリセル配列部Ａ上を
覆うシールドプレート１０と、を具備する。コーディン
グはフォトレジスト膜１１をマスクにｐ型不純物をゲー
ト電極下にイオン注入することによって行う。
の接合耐圧の著しい低下を避けつつ、埋め込みｎ+ 型拡
散層間の電気的分離を実現する。 【構成】 ｐ型半導体基板１上に形成され、一方向に延
在する複数本のｎ+ 型拡散層５（ビット線）と、複数本
のｎ+ 型拡散層５と垂直に交差するように、半導体基板
１上にゲート絶縁膜３を介して形成された複数本のゲー
ト電極６と、絶縁膜９を介してメモリセル配列部Ａ上を
覆うシールドプレート１０と、を具備する。コーディン
グはフォトレジスト膜１１をマスクにｐ型不純物をゲー
ト電極下にイオン注入することによって行う。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に、読み出し専用半導体記憶装置に関する。
し、特に、読み出し専用半導体記憶装置に関する。
【０００２】
【従来の技術】従来から、高速用読み出し専用記憶装置
の分野には、ＮＯＲ型メモリセル配列が、大容量用読み
出し専用記憶装置の分野には、ＮＡＮＤ型メモリセル配
列がそれぞれ用いられてきた。これに対し、近年、ＮＡ
ＮＤ型同様の高集積化可能性を有しながら、回路的には
ＮＯＲ型で高速読み出し可能なメモリセル配列のデバイ
スが用いられるようになってきた。
の分野には、ＮＯＲ型メモリセル配列が、大容量用読み
出し専用記憶装置の分野には、ＮＡＮＤ型メモリセル配
列がそれぞれ用いられてきた。これに対し、近年、ＮＡ
ＮＤ型同様の高集積化可能性を有しながら、回路的には
ＮＯＲ型で高速読み出し可能なメモリセル配列のデバイ
スが用いられるようになってきた。
【０００３】この種従来の半導体記憶装置について図５
乃至図９を参照して説明する。図５、図６は従来例の製
造方法を示す工程断面図である。まず、図５の（ａ）に
示すように、ｐ型半導体基板１０１上に、フィールド絶
縁膜１０２およびゲート絶縁膜１０３をそれぞれ選択的
に形成する。次に、図５の（ｂ）に示すように、半導体
基板上にフォトレジスト膜１０４を形成し、これをマス
クに砒素（Ａｓ）を、加速エネルギー：５０〜７０ｋｅ
Ｖ、ドーズ量：１×１０15〜１×１０16cm-2でイオン注
入して将来メモリセル配列のビット線となる埋め込みｎ
+ 型拡散層１０５を、平行に複数本形成する。
乃至図９を参照して説明する。図５、図６は従来例の製
造方法を示す工程断面図である。まず、図５の（ａ）に
示すように、ｐ型半導体基板１０１上に、フィールド絶
縁膜１０２およびゲート絶縁膜１０３をそれぞれ選択的
に形成する。次に、図５の（ｂ）に示すように、半導体
基板上にフォトレジスト膜１０４を形成し、これをマス
クに砒素（Ａｓ）を、加速エネルギー：５０〜７０ｋｅ
Ｖ、ドーズ量：１×１０15〜１×１０16cm-2でイオン注
入して将来メモリセル配列のビット線となる埋め込みｎ
+ 型拡散層１０５を、平行に複数本形成する。
【０００４】次に、図５の（ｃ）に示すように、ゲート
絶縁膜１０３上に、リンドープ多結晶シリコンから成る
ゲート電極１０６を選択的に形成する。このときメモリ
セル配列部Ａにおいては、ゲート電極１０６は、前工程
で形成された埋め込みｎ+ 型拡散層に対し垂直に交差す
る態様にて複数本形成される。
絶縁膜１０３上に、リンドープ多結晶シリコンから成る
ゲート電極１０６を選択的に形成する。このときメモリ
セル配列部Ａにおいては、ゲート電極１０６は、前工程
で形成された埋め込みｎ+ 型拡散層に対し垂直に交差す
る態様にて複数本形成される。
【０００５】次に、図６の（ａ）に示すように、メモリ
セル配列部Ａをフォトレジスト膜１０７で覆い、ｎ型不
純物を導入して周辺回路部Ｂのトランジスタのソース・
ドレイン領域となるｎ+ 型拡散層１０８を形成する。
セル配列部Ａをフォトレジスト膜１０７で覆い、ｎ型不
純物を導入して周辺回路部Ｂのトランジスタのソース・
ドレイン領域となるｎ+ 型拡散層１０８を形成する。
【０００６】また、メモリセル配列部Ａにおいては、図
６の（ｂ）（ゲート電極１０６の存在しない部分の断
面）に示すように、フォトレジスト膜１１５をマスクと
して、埋め込みｎ+ 型拡散層１０５およびゲート電極１
０６の存在しないｐ型半導体基板１０１上にｐ型不純
物、例えばボロンを、加速エネルギー：３０〜５０ｋｅ
Ｖ、ドーズ量：１×１０14〜１×１０15cm-2程度で導入
し、チャネルストッパとしてのｐ+型拡散層１１６を形
成する。
６の（ｂ）（ゲート電極１０６の存在しない部分の断
面）に示すように、フォトレジスト膜１１５をマスクと
して、埋め込みｎ+ 型拡散層１０５およびゲート電極１
０６の存在しないｐ型半導体基板１０１上にｐ型不純
物、例えばボロンを、加速エネルギー：３０〜５０ｋｅ
Ｖ、ドーズ量：１×１０14〜１×１０15cm-2程度で導入
し、チャネルストッパとしてのｐ+型拡散層１１６を形
成する。
【０００７】次に、図６の（ｃ）に示すように、フォト
レジスト膜１１１を設けてゲート電極１０６上からデー
タの書き込みを行う。データの書き込みは、ｐ型不純
物、例えばボロンを、加速エネルギー：１５０〜２００
ｋｅＶ、ドーズ量：１×１０13〜５×１０13cm-2程度で
導入してゲート電極下にｐ型注入層１１２を形成するこ
とによって行う。
レジスト膜１１１を設けてゲート電極１０６上からデー
タの書き込みを行う。データの書き込みは、ｐ型不純
物、例えばボロンを、加速エネルギー：１５０〜２００
ｋｅＶ、ドーズ量：１×１０13〜５×１０13cm-2程度で
導入してゲート電極下にｐ型注入層１１２を形成するこ
とによって行う。
【０００８】図７の（ａ）は、以上の工程により形成さ
れた半導体記憶装置の平面図であり、図７の（ｂ）、
（ｃ）はそれぞれそのＢ−Ｂ線、Ｃ−Ｃ線の断面図であ
る［但し、図７の（ａ）では、周辺回路部Ｂの図示は省
略されている］。図７の（ｃ）において、メモリセルＣ
23とＣ34とは書き込みがなされて、しきい値が高くなっ
ているものとする。
れた半導体記憶装置の平面図であり、図７の（ｂ）、
（ｃ）はそれぞれそのＢ−Ｂ線、Ｃ−Ｃ線の断面図であ
る［但し、図７の（ａ）では、周辺回路部Ｂの図示は省
略されている］。図７の（ｃ）において、メモリセルＣ
23とＣ34とは書き込みがなされて、しきい値が高くなっ
ているものとする。
【０００９】ここで、メモリセルＣ23を読み出すものと
すると、埋め込みｎ+ 型拡散層１０５ｂを選択状態（５
Ｖ印加）、埋め込みｎ+ 型拡散層１０５ｃを接地電位、
その他の埋め込みｎ+ 型拡散層（１０５ａ、１０５ｄ、
１０５ｅ）を浮遊電位状態とする。また、ゲート電極１
０６ｃを選択状態（５Ｖ印加）とし、その他のゲート電
極（１０６ａ、１０６ｂ、１０６ｄ、１０６ｅ）を接地
電位状態とする。この場合、メモリセルＣ23は書き込み
がなされているため、導通することはなく、ビット線間
（１０５ｂ−１０５ｃ間）に電流は流れない。
すると、埋め込みｎ+ 型拡散層１０５ｂを選択状態（５
Ｖ印加）、埋め込みｎ+ 型拡散層１０５ｃを接地電位、
その他の埋め込みｎ+ 型拡散層（１０５ａ、１０５ｄ、
１０５ｅ）を浮遊電位状態とする。また、ゲート電極１
０６ｃを選択状態（５Ｖ印加）とし、その他のゲート電
極（１０６ａ、１０６ｂ、１０６ｄ、１０６ｅ）を接地
電位状態とする。この場合、メモリセルＣ23は書き込み
がなされているため、導通することはなく、ビット線間
（１０５ｂ−１０５ｃ間）に電流は流れない。
【００１０】なお、埋め込みｎ+ 型拡散層１０５間およ
びゲート電極１０６間の半導体基板の表面領域内にチャ
ネルストッパとなるｐ+ 型拡散層１１６を形成するのは
次の理由による。この拡散層１１６が形成されない場
合、図８に示されるように、選択されたゲート電極１０
６とその近傍の半導体基板表面との間に電界Ｅが発生
し、基板表面に弱い反転層１１７が形成されてしまう。
そのため、リーク電流が流れ、誤動作を起こすおそれが
ある。
びゲート電極１０６間の半導体基板の表面領域内にチャ
ネルストッパとなるｐ+ 型拡散層１１６を形成するのは
次の理由による。この拡散層１１６が形成されない場
合、図８に示されるように、選択されたゲート電極１０
６とその近傍の半導体基板表面との間に電界Ｅが発生
し、基板表面に弱い反転層１１７が形成されてしまう。
そのため、リーク電流が流れ、誤動作を起こすおそれが
ある。
【００１１】
【発明が解決しようとする課題】前述した従来のメモリ
セル配列では、互いに平行に設置された複数本の埋め込
みｎ+ 型拡散層１０５間の電気的分離を実現するために
チャネルストッパとしてｐ+ 型拡散層１１６を形成して
いるが、この領域の不純物濃度は５×１０18〜１×１０
19cm-3程度に形成されているため、ビット線を構成して
いる埋め込みｎ+型拡散層１０５との接合耐圧が著しく
低下し、概ね３Ｖ程度になる。従って、従来の半導体記
憶装置ではビット線の電位が接合耐圧で決定される電圧
以上には上がらず、そのため正確な読み出しが出来にく
くなる欠点があった。
セル配列では、互いに平行に設置された複数本の埋め込
みｎ+ 型拡散層１０５間の電気的分離を実現するために
チャネルストッパとしてｐ+ 型拡散層１１６を形成して
いるが、この領域の不純物濃度は５×１０18〜１×１０
19cm-3程度に形成されているため、ビット線を構成して
いる埋め込みｎ+型拡散層１０５との接合耐圧が著しく
低下し、概ね３Ｖ程度になる。従って、従来の半導体記
憶装置ではビット線の電位が接合耐圧で決定される電圧
以上には上がらず、そのため正確な読み出しが出来にく
くなる欠点があった。
【００１２】
【課題を解決するための手段】本発明の半導体記憶装置
は、表面領域内に第１導電型の拡散層が平行に複数本形
成されている第２導電型の半導体基板と、前記半導体基
板上にゲート絶縁膜を介して形成された、前記拡散層と
直交する複数本のゲート電極と、少なくともゲート電極
間の前記半導体基板上を絶縁膜を介して覆っているシー
ルド電極と、を具備するものである。
は、表面領域内に第１導電型の拡散層が平行に複数本形
成されている第２導電型の半導体基板と、前記半導体基
板上にゲート絶縁膜を介して形成された、前記拡散層と
直交する複数本のゲート電極と、少なくともゲート電極
間の前記半導体基板上を絶縁膜を介して覆っているシー
ルド電極と、を具備するものである。
【００１３】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１、図２は本発明の第１の実施例の製造
方法を示す工程断面図である。本実施例を製造するに
は、まず図１の（ａ）に示すように、ｐ型半導体基板１
上にフィールド絶縁膜２およびゲート絶縁膜３をそれぞ
れ選択的に形成し、次いで、図１の（ｂ）に示すよう
に、半導体基板１上にフォトレジスト膜４を形成し、こ
れをマスクに砒素を、加速エネルギー：５０〜７０ｋｅ
Ｖ、ドーズ量：１×１０15〜１０16cm-2程度でイオン注
入して、将来メモリセル配列のビット線として機能する
埋め込みｎ+ 型拡散層５を平行に複数本形成する。
て説明する。図１、図２は本発明の第１の実施例の製造
方法を示す工程断面図である。本実施例を製造するに
は、まず図１の（ａ）に示すように、ｐ型半導体基板１
上にフィールド絶縁膜２およびゲート絶縁膜３をそれぞ
れ選択的に形成し、次いで、図１の（ｂ）に示すよう
に、半導体基板１上にフォトレジスト膜４を形成し、こ
れをマスクに砒素を、加速エネルギー：５０〜７０ｋｅ
Ｖ、ドーズ量：１×１０15〜１０16cm-2程度でイオン注
入して、将来メモリセル配列のビット線として機能する
埋め込みｎ+ 型拡散層５を平行に複数本形成する。
【００１４】次に、図１の（ｃ）に示すように、ゲート
絶縁膜３上にリンドープ多結晶シリコンからなるゲート
電極６を選択的に形成する。このとき、メモリセル配列
部Ａでは、ゲート電極６は、前工程で形成した埋め込み
ｎ+ 型拡散層５に対し垂直に交差する態様にて複数本形
成される。
絶縁膜３上にリンドープ多結晶シリコンからなるゲート
電極６を選択的に形成する。このとき、メモリセル配列
部Ａでは、ゲート電極６は、前工程で形成した埋め込み
ｎ+ 型拡散層５に対し垂直に交差する態様にて複数本形
成される。
【００１５】次に、図２の（ａ）に示すように、メモリ
セル配列部Ａをフォトレジスト膜７で覆い、リンをイオ
ン注入して周辺回路部Ｂにおけるトランジスタのソース
・ドレイン領域となるｎ+ 型拡散層８を形成する。
セル配列部Ａをフォトレジスト膜７で覆い、リンをイオ
ン注入して周辺回路部Ｂにおけるトランジスタのソース
・ドレイン領域となるｎ+ 型拡散層８を形成する。
【００１６】次に、図２の（ｂ）に示すように、ゲート
電極６上を絶縁膜９で被覆した後、リンドープ多結晶シ
リコンを１０００〜２０００Åの膜厚に堆積し、これを
等方性エッチングによりパターニングして、メモリセル
配列部Ａ上を覆うシールドプレート１０を形成する。
電極６上を絶縁膜９で被覆した後、リンドープ多結晶シ
リコンを１０００〜２０００Åの膜厚に堆積し、これを
等方性エッチングによりパターニングして、メモリセル
配列部Ａ上を覆うシールドプレート１０を形成する。
【００１７】次に、図２の（ｃ）に示すように、フォト
レジスト膜１１を設けて、シールドプレートおよびゲー
ト電極上から、ｐ型不純物、例えばボロンを、加速エネ
ルギー：１８０〜２３０ｋｅＶ、ドーズ量：１×１０13
〜５×１０13cm-2程度、でイオン注入して選択的にゲー
ト電極下にｐ型注入層１２を形成してデータの書き込み
を行う。
レジスト膜１１を設けて、シールドプレートおよびゲー
ト電極上から、ｐ型不純物、例えばボロンを、加速エネ
ルギー：１８０〜２３０ｋｅＶ、ドーズ量：１×１０13
〜５×１０13cm-2程度、でイオン注入して選択的にゲー
ト電極下にｐ型注入層１２を形成してデータの書き込み
を行う。
【００１８】図３の（ａ）は、このようにして形成され
た半導体記憶装置の平面図であり、図３の（ｂ）、
（ｃ）は、それぞれそのＢ−Ｂ線とＣ−Ｃ線の断面図で
ある［但し、図３の（ａ）では周辺回路部Ｂの図示は省
略されている］。
た半導体記憶装置の平面図であり、図３の（ｂ）、
（ｃ）は、それぞれそのＢ−Ｂ線とＣ−Ｃ線の断面図で
ある［但し、図３の（ａ）では周辺回路部Ｂの図示は省
略されている］。
【００１９】図４は、本発明の第２の実施例を示す断面
図である。本実施例では、ゲート電極６を形成するまで
の工程は、図１の（ａ）〜（ｃ）に示す第１の実施例の
それと同様である。その後、メモリセル配列部Ａをフォ
トレジストで覆い、リンを、加速エネルギー：４０〜７
０ｋｅＶ、ドーズ量：１×１０13〜５×１０13cm-2程度
でイオン注入して周辺回路部Ｂにおけるトランジスタに
ｎ- 型拡散層１３を形成する。
図である。本実施例では、ゲート電極６を形成するまで
の工程は、図１の（ａ）〜（ｃ）に示す第１の実施例の
それと同様である。その後、メモリセル配列部Ａをフォ
トレジストで覆い、リンを、加速エネルギー：４０〜７
０ｋｅＶ、ドーズ量：１×１０13〜５×１０13cm-2程度
でイオン注入して周辺回路部Ｂにおけるトランジスタに
ｎ- 型拡散層１３を形成する。
【００２０】次に、絶縁膜９を介して、膜厚１０００Å
〜２０００Åの多結晶シリコン層を形成し、形成すべき
シールドプレートのパターン状にフォトレジスト膜を形
成した後、異方性エッチングを施してメモリセル配列部
Ａにはシールドプレート１０を、また周辺回路部Ｂには
ＬＤＤ（Lightly Doped Drain ）トランジスタのサイド
ウォール１４を形成する。次に、リンを高濃度にドープ
して周辺トランジスタのソース・ドレイン領域となるｎ
+ 型拡散層８を形成する。なお、本実施例では、ｎ+ 型
拡散層８の形成工程において、シールドプレート１０に
リンをドープするようにしてもよい。
〜２０００Åの多結晶シリコン層を形成し、形成すべき
シールドプレートのパターン状にフォトレジスト膜を形
成した後、異方性エッチングを施してメモリセル配列部
Ａにはシールドプレート１０を、また周辺回路部Ｂには
ＬＤＤ（Lightly Doped Drain ）トランジスタのサイド
ウォール１４を形成する。次に、リンを高濃度にドープ
して周辺トランジスタのソース・ドレイン領域となるｎ
+ 型拡散層８を形成する。なお、本実施例では、ｎ+ 型
拡散層８の形成工程において、シールドプレート１０に
リンをドープするようにしてもよい。
【００２１】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではない。例え
ば実施例の導電型を全て反転させることができ、またゲ
ート電極やシールドプレートは、多結晶シリコンに替え
てシリサイド等の他の材料によって構成することもでき
る。
本発明はこれら実施例に限定されるものではない。例え
ば実施例の導電型を全て反転させることができ、またゲ
ート電極やシールドプレートは、多結晶シリコンに替え
てシリサイド等の他の材料によって構成することもでき
る。
【００２２】
【発明の効果】以上説明したように、本発明は、メモリ
セル間の分離をシールドプレートによって達成するもの
であるので、本発明によれば、メモリセル間に高不純物
濃度のチャネルストッパを形成しなくてもよくなる。そ
のため、基板−ビット線（拡散層５）間の接合耐圧が向
上し、選択ビット線の電位を高く維持することができる
ようになり、データ読み出しに誤動作を伴うことがなく
なる。
セル間の分離をシールドプレートによって達成するもの
であるので、本発明によれば、メモリセル間に高不純物
濃度のチャネルストッパを形成しなくてもよくなる。そ
のため、基板−ビット線（拡散層５）間の接合耐圧が向
上し、選択ビット線の電位を高く維持することができる
ようになり、データ読み出しに誤動作を伴うことがなく
なる。
【図１】 本発明の第１の実施例の製造方法を説明する
ための工程断面図。
ための工程断面図。
【図２】 本発明の第１の実施例の製造方法を説明する
ための工程断面図。
ための工程断面図。
【図３】 本発明の第１の実施例の平面図と断面図。
【図４】 本発明の第２の実施例の断面図。
【図５】 従来例の製造方法を説明するための工程断面
図。
図。
【図６】 従来例の製造方法を説明するための工程断面
図。
図。
【図７】 従来例の平面図と断面図。
【図８】 従来例の動作説明図。
Ａ メモリセル配列部 Ｂ 周辺回路部 Ｅ 電界 １、１０１ ｐ型半導体基板 ２、１０２ フィールド絶縁膜 ３、１０３ ゲート絶縁膜 ４、１０４、７、１０７、１１、１１１、１１５ フォ
トレジスト膜 ５、１０５ 埋め込みｎ+ 型拡散層 ６、１０６ ゲート電極 ８、１０８ ｎ+ 型拡散層 ９ 絶縁膜 １０ 多結晶シリコン層のシールドプレート １２、１１２ ｐ型注入層 １３ ｎ- 型拡散層 １４ サイドウォール １１６ ｐ+ 型拡散層（チャネルストッパ） １１７ 反転層
トレジスト膜 ５、１０５ 埋め込みｎ+ 型拡散層 ６、１０６ ゲート電極 ８、１０８ ｎ+ 型拡散層 ９ 絶縁膜 １０ 多結晶シリコン層のシールドプレート １２、１１２ ｐ型注入層 １３ ｎ- 型拡散層 １４ サイドウォール １１６ ｐ+ 型拡散層（チャネルストッパ） １１７ 反転層
Claims (3)
- 【請求項１】 表面領域内に第１導電型の拡散層が平行
に複数本形成されている第２導電型の半導体基板と、 前記半導体基板上にゲート絶縁膜を介して形成された、
前記拡散層と直交する複数本のゲート電極と、 少なくともゲート電極間の前記半導体基板上を絶縁膜を
介して覆っているシールド電極と、 を具備する半導体記憶装置。 - 【請求項２】 前記シールド電極が、前記ゲート電極上
を覆う導電体によって接続されている請求項１記載の半
導体記憶装置。 - 【請求項３】 前記シールド電極が、その装置内で用い
られている電源の中の最低電位の電源または最高電位の
電源に接続されている請求項１または２記載の半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03306866A JP3117028B2 (ja) | 1991-10-25 | 1991-10-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03306866A JP3117028B2 (ja) | 1991-10-25 | 1991-10-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05121698A true JPH05121698A (ja) | 1993-05-18 |
| JP3117028B2 JP3117028B2 (ja) | 2000-12-11 |
Family
ID=17962202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03306866A Expired - Fee Related JP3117028B2 (ja) | 1991-10-25 | 1991-10-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3117028B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5866456A (en) * | 1996-03-19 | 1999-02-02 | Sharp Kabushiki Kaisha | Method for fabricating a semiconductor memory device |
-
1991
- 1991-10-25 JP JP03306866A patent/JP3117028B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5866456A (en) * | 1996-03-19 | 1999-02-02 | Sharp Kabushiki Kaisha | Method for fabricating a semiconductor memory device |
| US5923064A (en) * | 1996-03-19 | 1999-07-13 | Sharp Kabushiki Kaisha | Semiconductor memory device with a concentrated impurities in channel transistors |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3117028B2 (ja) | 2000-12-11 |
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