JPH0512001A - 不揮発性逐次プログラム可能な装置 - Google Patents

不揮発性逐次プログラム可能な装置

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JPH0512001A
JPH0512001A JP3325969A JP32596991A JPH0512001A JP H0512001 A JPH0512001 A JP H0512001A JP 3325969 A JP3325969 A JP 3325969A JP 32596991 A JP32596991 A JP 32596991A JP H0512001 A JPH0512001 A JP H0512001A
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Abstract

(57)【要約】 【目的】 本発明は、回路構成を電気的に変更可能にし
た、後から調整可能な回路を提供することを目的とす
る。 【構成】 電気的に構成変更可能な回路10と、その回路
10に特有な識別コードを記憶する識別メモリ34と、形態
データを記憶してそれにしたがって回路10の形態を制御
する不揮発性メモリ30と、形態データを不揮発性メモリ
30に入力する識別メモリ34に応答する手段とを具備して
いることを特徴とし、この手段は、直列に接続された質
問シフトレジスタ38と形態データシフトレジスタ36とを
備え、構成される回路の識別コードと同一の質問コード
が比較器40で比較されて整合パルス42を出力してデータ
シフトレジスタ36から不揮発性メモリ30にデータの転送
を開始させる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、構成変更可能な回路、
特に電気的に構成および再構成変更可能な回路に関す
る。
【０００２】
【従来の技術】回路板および電子システム全体を含む多
数の電子回路は取付における製造の完了時または時には
使用した後にトリミングされ構成される。回路部品はし
ばしばエージングまたは環境ファクターによりドリフト
するので、適切な動作に調節する必要がある。他の回路
は回路の動作および機能を変更するために調節が必要で
ある。したがって、そのような回路動作および周波数、
抵抗、キャパシタパンス、スイッチ選択、およびデータ
ライン選択のようなパラメータを選択的に変化または調
節することが望ましい。そのような回路およびシステム
のトリミングおよび構成または再構成は機械的ＤＩＰス
イッチおよびポテンショメータの使用または時には回路
部品のレーザトリミングによって成遂げられる。これら
の方法は手間がかかる、或いは高価な装置を必要とす
る。機械的トリミングスイッチ、ポテンショメータおよ
びその類似物は高価で、構成し組立てるのに比較的困難
であり、装置へのアクセスを必要とし、電子部品よりも
本質的に信頼性が低い。レーザトリミング装置は高価
で、一般に回路の製造のみに利用でき、使用現場におい
て利用されることができない。
【０００３】
【発明が解決しようとする課題】回路はＥＥＰＲＯＭメ
モリの使用によってプログラムされているが、そのよう
な従来技術では複数の回路の構成を処理することが可能
であるが、複雑性および制御ラインの数が増加すること
が必要である。さらに、従来の装置は装置の実際の構成
のデジタル読取りを全く提供せず、また構成可能なポテ
ンショメータまたは抵抗のアレイにしか利用できない。
【０００４】回路板またはシステムがアクセスを困難に
させる環境またはパッケージにおいて動作する場合、或
いはそのような回路または装置が封入されている場合、
回路板およびシステムはトリミング、調節、またはその
他の現在利用できる機械的システムでは行うことができ
ない他の再構成を必要とする。
【０００５】したがって、本発明の目的は、上述の問題
を回避または最小限にする構成の変更が可能な回路を提
供することである。
【０００６】
【課題を解決するための手段】好ましい実施例による本
発明の原理を実行するにあたって、電気的に構成変更可
能な回路は識別コードを設けられる。回路にはそのコー
ドの識別について質問するための手段と、質問にすぐ応
答して回路の構成または再構成を制御する手段が設けら
れる。本発明の特徴によると、構成変更可能な回路は不
揮発性メモリによって制御されたその構成を有し、その
ような複数の構成変更可能な回路の１つは回路識別コー
ドを質問コードと整合することによって選択される。整
合が発生するとき、形態データは構成変更可能な回路の
再構成用の非揮発性メモリに入力される。
【０００７】本発明の別の特徴によると、直列インター
フェイスはシステムレベルで回路の非揮発性メモリをア
クセスすることを許容し、多数の構成変更可能な回路を
縦続にすることを可能にする。
【０００８】
【実施例】図１ではＮ出力の構成変更可能な固体ＤＩＰ
スイッチ10（Ｎは１乃至32以上の任意の数である）およ
び構成可能なＤＩＰスイッチ回路10が電子的にプログラ
ムおよび再プログラムされ、遠隔的にその構成状態を読
取ることを可能にする直列インターフェイス12が示され
ている。
【０００９】電気的構成可能なスイッチ回路を１例とし
て示している構成変更可能な回路10はO-1,O-2,...O-Nと
付された各出力ラインにおいてそれぞれ異なる３個の出
力を生成するＮ個のスイッチを有する実質上通常の回路
である。各スイッチは機能的に１対のスイッチSW-1とSW
-1A ,SW-2 とSW-2A ,...からなる。スイッチSW-1,SW-2
,...SW-Nはそれぞれ２個の入力を有し、一方の入力は
＋Ｖライン16であり、他方の入力は接地ライン18であ
る。それらのスイッチSW-1,SW-2,...SW-N はそれぞれラ
イン20-1,20-2 ,...20-Nに出力し、出力は各スイッチの
第２の部分SW-1A,SW-2A,...SW-NAに供給される。共通ラ
イン22のエネーブル入力は入力20-1,20-2,...20-N を出
力O-1,O-2,...O-Nにそれぞれ接続するために各第２のス
イッチSW-1A,SW-2A,...SW-NAを開放または閉鎖する。各
第１のスイッチはSW-1,SW-2,...SW-Nは構成制御インタ
ーフェイス12の１部分を形成する不揮発性メモリ30から
出力される個々のスイッチ制御ラインC-1,C-2,...C-Nか
らの制御入力をそれぞれ有する。高いまたは低いレベ
ル、すなわち論理１または２を有する制御ラインC-1 の
状態に応じて、スイッチSW-1は接地ライン18または正の
電圧ライン16のいずれかを出力20-1に接続する。外部回
路（図示せず）から供給される信号によるエネーブルラ
イン22の状態に応じて、第２のスイッチSW-1A は出力OU
T1と入力ライン20-1の間の直列接続または開回路を設け
る。ＤＩＰスイッチの全スイッチは類似しているので、
ＤＩＰスイッチ回路の構成は制御ラインC-1,C-2,...C-N
の全ての論理信号のレベルによって制御される。
【００１０】米国特許4,571,704 号明細書（Frank J.Bo
hac,Jr. 氏for Nonvolatile Latch）に開示された型式
のメモリセルを使用するＥＥＰＲＯＭ（電子的に消去可
能なプログラム可能なメモリ）である不揮発性メモリ30
に加えて、構成制御インターフェイス12は記憶装置レジ
スタまたは他の適切な不揮発性或いは永久メモリである
識別コード（ＩＤ）メモリ34と、Ｎビットシフトレジス
タセクション36および８ビットシフトレジスタセクショ
ン38を具備する２重または２つのセクションのシフトレ
ジスタを含む。シフトレジスタ38中の質問コードと識別
メモリ34中の識別コードとを比較する８ビット並列比較
回路40もまた構成制御インターフェイス12に含まれる。
８ビットの識別コードと質問コードの整合が全て発生す
るとき、比較回路40は第２の入力として入力ライン46の
プログラム命令信号を有するアンドまたはプログラムゲ
ート44に１入力として供給される整合パルスを出力ライ
ン42に出力する。ゲート44の出力は不揮発性メモリに接
続され、Ｎビットシフトレジスタ36に記憶された形態デ
ータの不揮発性メモリ30への並列転送をトリガーするた
めに動作可能である。
【００１１】ライン46のプログラム命令信号入力に加え
て、構成制御インターフェイス回路12はライン48による
読取り入力と、ライン50による直列データ入力と、ライ
ン52によるデータクロック入力を含む。ライン48による
読取り入力はライン52によるデータクロック入力と同様
にシフトレジスタの両セクション36，38に供給される。
８ビットの質問コードを含む第１のセクションとそれに
続くＮビットの形態データを含むセクションを有する一
連のビットを具備する直列ビット流は、Ｎビットのレジ
スタセクション36の入力に逐次シフトされる。このレジ
スタセクションから、第１の８ビットはライン51にシフ
トアウトされ、８ビットシフトレジスタセクション38に
シフトされる。直列に接続されたシフトレジスタセクシ
ョンは単一直列データ出力を８ビットレジスタセクショ
ン38からライン54に出力する。第１のシフトレジスタセ
クション36のＮビット長は不揮発性メモリ30中のビット
数に等しく、例えば１６ビットである。第２のシフトレ
ジスタセクション38のビット長はメモリ34の識別コード
長に等しく、説明のためにここに開示された実施例では
８ビットである。レジスタは異なる長さでよく、メモリ
30，34は必要または所望に応じて異なるビット数の形態
ビットおよび識別コードビットを記憶するために異なる
大きさを有することができる。識別メモリ34に永久的に
記憶された識別コードは特定の個々の構成可能なＤＩＰ
スイッチ回路10に特有であるので、そのような複数の回
路が以下特に説明されるように連鎖に接続されるとき、
この回路の識別および選択が可能である。
【００１２】不揮発性メモリ30は適切な論理レベルの電
気信号を出力ラインC-1,C-2,...,C-N に供給するので、
選択された形態の構成変更可能な回路10を維持すること
ができる。不揮発性メモリは多くの異なる型式からなる
が、上述の米国特許4,571,704 号明細書に記載された形
態に構成されるとき、このメモリ30は電力がメモリから
除去されるときでさえ最後にプログラムされた状態をラ
ッチし保持することに注目すべきである。メモリの正確
な状態は電力が再び供給されるときに自動的に再生され
る。
【００１３】上述の装置はＤＩＰスイッチ回路10の再構
成を与えるだけではなくＤＩＰスイッチの実際形成され
た状態の読取りを許容する。もちろん、この構成された
状態は不揮発性メモリ30の内容によって決定されるの
で、メモリ30の内容の読取りは構成変更可能な回路の状
態の読取りを与える。
【００１４】メモリ30の内容を読取り、メモリ34から識
別コードを自動的に読取るために、通常低いライン48の
読取り入力は高レベルにパルス駆動される。この読取り
パルスは不揮発性メモリ30からのデータをＮビットシフ
トレジスタセクションに並列に負荷を開始させ、またメ
モリ34からの識別コードを質問シフトレジスタ38に並列
に負荷させる。ここで使用される図面は不揮発性メモリ
30とシフトレジスタセクション36を接続するライン60の
ような２つの素子を接続する単一ラインを示す。Ｎのよ
うな番号記号と隣接する接続ライン60を横切る短い斜線
が示されている。これは図面に示された単一ラインが実
際にはＮ本の分離したラインであることを示す。したが
って、識別メモリ34を比較回路40に接続するデータライ
ン62および、シフトレジスタセクション38と比較回路40
およびシフトレジスタセクション38と識別メモリ34を接
続するデータライン64，66は、これらの素子間の８ビッ
トの同時並列転送を可能にする８本の別々のラインを具
備することを示している。
【００１５】読取りパルスの発生後、レジスタセクショ
ン38は読取られる特定の装置の識別コードを含み、レジ
スタセクション36はその不揮発性メモリからのデータを
含む。それから、ライン52のデータクロックパルスに応
答して２つのシフトレジスタセクションからデータを逐
次シフトするときに、第１の８ビットは直列データ出力
ライン54に現れ、シフトレジスタ38からの８ビットを構
成し、識別メモリ34から抽出された識別コードを集合的
に形成する。シフトレジスタセクション36からシフトレ
ジスタセクション38に逐次転送される直列出力ライン54
に現れる次のＮビットは出力ライン54にクロックアウト
され、不揮発性メモリの内容を識別する。 ＤＩＰスイ
ッチ回路10を初めに構成するか、或いは後に再構成する
ために、直列データビット流を直列データ入力ライン50
に供給するために必要であり、そのビット流は回路10の
所望の８ビット識別コードに続いて２つのシフトレジス
タセクションに逐次クロックされるＮビットの形態デー
タを具備する。不揮発性メモリ30は１６ビットのデータ
を含むと仮定すると、同じビット数がシフトレジスタの
データセクションに含まれ、さらに識別コードは８ビッ
トと仮定すると、全部で２４ビットがライン52のデータ
クロックパルスの制御下で入力ライン50およびシフトレ
ジスタ相互接続ライン51を介して直列にクロックされ
る。２４パルスのクロック後、シフトレジスタセクショ
ン38はＤＩＰ回路10を特有に選択するために選択された
８ビット質問コードを含み、シフトレジスタセクション
36は不揮発性メモリに入力されるべき形態データを含
む。比較回路40はメモリ34中の識別コードビットとレジ
スタ38中の質問コードビットとを比較し、もし２つのも
のの全８ビットが整合することが発見されるとき、整合
信号がゲート44をエネーブルするために出力ライン42に
出力される。比較が完了し、ゲート44がエネーブルされ
た後、正方向に変化するプログラムパルス70はシフトレ
ジスタセクション36から不揮発性メモリ30への形態デー
タの並列転送を始めるために第２の入力としてゲート44
に供給される。不揮発性メモリ30の個々のデータビット
記憶セルが変化するとき、出力ラインC-1,C-2,...C-Nの
論理レベルも同様に変化する。したがって、固体ＤＩＰ
スイッチ回路10を再構成することができる。
【００１６】必要または所望に応じて、不揮発性メモリ
は、前のデータ、すなわち不揮発性メモリに記憶された
前のデータがプログラミングパルスの開始端（正方向に
変化するプログラムパルス70の正方向の端）に有効にラ
ッチされ、プログラムパルスの後縁でのみ出力ラインC-
1,C-2,...C-Nの新しい値に変化するように構成されてい
る。これはセル状態が変化している間の短時間に不正確
な或いは変化するメモリセルの状態の移送を阻止する。
【００１７】図２では逐次プログラム可能な固体トリミ
ングキャパシタおよびその構成制御インターフェイスが
示されている。トリミングキャパシタは選択的に複数の
キャパシタ84,86,88を並列に接続することによって端子
80と82の間に可変キャパシタパンスを与え、各キャパシ
タは複数の２方向性固体スイッチ90,92,94によってそれ
ぞれ端子80と82の回路と接続或いは遮断され、各キャパ
シタに１つのスイッチが設けられている。１実施例にお
いて、端子80と82の間の全キャパシタパンスが多くの段
階において変化されることができるように、８個のキャ
パシタが設けられている。各キャパシタ制御スイッチ9
0,92,94自体は構成制御ライン98,100,102の論理レベル
１または０の信号によって制御され、このトリミングキ
ャパシタの例における８個のスイッチに対してそれぞれ
そのような１つのラインが設けられる。制御ライン98,1
00,102は構成制御インターフェイスの不揮発性メモリ30
から生成された論理信号を供給する。
【００１８】図２に示された構成可能な固体トリミング
キャパシタに用いられる構成制御インターフェイス12は
図１の構成可能な制御インターフェイスと同一であり、
同じ素子、同じ入力、および同じ出力、すなわち不揮発
性メモリ30、識別コードメモリ34、比較回路40、一致ゲ
ート44、および適切な入力および出力と共にシフトレジ
スタセクション36，38を含む。２つのものの間の差は固
定したメモリ34に記憶された特定の識別コードにあるだ
けである。トリミングキャパシタ用の識別コードはこの
回路に特有である。もちろん、不揮発性メモリの大きさ
は構成可能なトリミングキャパシタによって要求された
制御入力数にしたがって選定される。したがって、固体
トリミングキャパシタに８個のキャパシタが設けられる
と、不揮発性メモリは８ビットの形態データを記憶し、
構成変更可能な回路と不揮発性メモリとを相互接続する
８本の制御ラインを有する。同様に、シフトレジスタセ
クション36は不揮発性メモリ中のビット数に等しい長さ
を有する。
【００１９】さらに別の型式の不揮発性逐次プログラム
可能な回路が通常の構成可能な予めセット可能なカウン
タ回路の形態をとって図３に示されている。この回路は
リセット入力ライン122 、エネーブル入力ライン124 、
およびクロック入力126 を有し、また出力ライン128
と、出力の発生時にカウンタの再負荷を実行するフィー
ドバックまたは負荷ライン130 とを有する通常の予めセ
ット可能なカウンタ120を具備する。機能的に、予めセ
ット可能なカウンタはカウンタの（予めセットされた）
段数で割算する割算器としてしばしば使用される。予め
セット可能なカウンタであるならば、カウンタはその容
量内の任意の数で割算することができる、例えば１６段
カウンタに対して、カウンタは２乃至２16の範囲の任意
の数で割算する。カウンタが割算する特定の数はカウン
タに予め特定の数をセットすることで選択される。通
常、カウンタはエネーブルされるときクロックパルスを
最大または予めセットされたカウントからゼロになるま
でカウントし、出力パルスは出力ライン128 に出力さ
れ、予めセットされた値をカウンタに再負荷するために
ライン130 を介して使用される。カウンタの予めセット
された値は複数の予めセットされた入力ライン132,134,
136,138 によって設定され、カウンタの各段に対して１
つのそのような予めセットされたラインが設けられる。
したがって、１６段カウンタに対して、１６個の予めセ
ットされた入力ラインが設けられ、構成可能な制御イン
ターフェイス12の不揮発性メモリ30から論理信号を供給
するために接続される。再び、構成可能なカウンタのイ
ンターフェイス12は前述のインターフェイスと本質的に
一致しているが、識別コードメモリ34はこの予めセット
可能なカウンタ回路に特有であり、１６ビットの不揮発
性メモリは予めセット可能なカウンタが１６段を有する
ので使用できる点において異なる。シフトレジスタセク
ション36は形態データがシフトレジスタセクション36と
メモリ30の間のそのようなデータの転送のために１６ビ
ットの記憶装置をエネーブルするために拡大されること
を含む。
【００２０】この予めセット可能なカウンタの構成およ
び再構成は前述のＤＩＰスイッチおよびトリミングキャ
パシタ回路の構成および再構成と同じである。カウンタ
の予めセットされた状態または構成はシフトレジスタに
供給された読取りパルスによって読取られる。所望のデ
ータは読取りパルスが第２のシフトレジスタセクション
38からシフトアウトさせる直列ビット流出力に含まれ
る。この直列ビット流はカウンタ回路の８ビットの識別
コードに続いてシフトレジスタセクション36に含まれた
１６ビットの不揮発性メモリデータを含む。カウンタ12
0 を所定数に予めセットするか、或いは予めセットされ
たカウンタを変化するためのカウンタ120のプログラミ
ングはカウンタの識別コードと同じ質問コードを含む第
１のビットグループ、およびカウンタが形成されるべき
予めセットされた状態を限定する第２のビットグループ
を有するビット流をシフトレジスタ中にシフトすること
によって行われる。前述のように、シフトレジスタセク
ション38に導入された質問コードとメモリ34中の識別コ
ードとの比較が一致したのとき、整合パルスはプログラ
ムゲート44をエネーブルするので、プログラムパルスは
形態データをシフトレジスタセクション36から不揮発性
メモリ30に転送し、カウンタの予めセットされた値を制
御する。
【００２１】ここに記載された１個以上の不揮発性逐次
プログラム可能な装置は単一集積回路チップまたは回路
板上に構成され、構成可能なキャパシタ、カウンタ、ス
イッチングアレイまたはその類似物により制御或いは調
節されるべきシステムを支持する回路板上の付加的な回
路として設けられることができる。装置は通常のＣＭＯ
Ｓ技術を使用して構成されることが好ましく、非常に低
い所要電力であり、幅の広い電圧および温度範囲にわた
って動作する。冗長回路技術はＥＥＰＲＯＭメモリの信
頼性および寿命を改良するために使用されることがで
き、単一の正の電源のみが必要である。
【００２２】図４は多数の不揮発性逐次プログラム可能
な装置の連鎖状接続またはそのような装置の直列接続を
示す。図４に示された幾つかの装置は装置200 、装置20
2 、および装置204 として識別される。図において装置
の直列接続は１実施例として示されていることを理解す
べきである。しかし、任意の数のそのような装置が接続
されることができる。全ての連鎖状の装置は入力ライン
を共有する。これらの共通入力は読取り入力ライン206
、プログラム入力ライン208 、および直列クロック入
力ライン212を含み、全て入力として各連鎖装置に供給
される。直列データ入力は最初の装置200 のシフトレジ
スタのみに供給するライン210 を介して全装置に供給さ
れる。全装置は連鎖状の最後の装置204 の質問シフトレ
ジスタからの出力である単一直列出力ライン214 を使用
する。各装置の種々のシフトレジスタセクション対は有
効に縦続接続され、１つの装置のシフトレジスタの出力
は次の装置の第１のシフトレジスタセクションの直列入
力に接続される。直列データ入力は最初の装置のシフト
レジスタに供給される、すなわち入力データが最後の装
置のシフトレジスタに到着するまでこのシフトレジスタ
の出力から次の装置のシフトレジスタの入力に順番に供
給される。典型的に、最初の装置の直列入力および最後
の装置の直列出力はパーソナルコンピュータまたはマイ
クロプロセッサのような適切なプログラミング装置に接
続されることができる。グループの装置がこのように接
続されるとき、任意の数の装置は単に５つのインターフ
ェイスライン206,208,210,212,214 によってアクセスさ
れることが可能である。特別の適用に対して、各装置の
状態の読取りが可能である必要がなければ、読取りライ
ン206 は省略できる。そのような場合、インターフェイ
ス接続はわずか３本のライン、すなわち３本の入力ライ
ンだけに減少することが可能であり、出力ラインまたは
読取りラインは必要ない。
【００２３】図４に示された連鎖状に接続された幾つか
の装置はそれぞれ図１乃至図３に示された１つ以上のプ
ログラムおよび構成変更可能な回路のような回路を含
む。さらに、多くの他の形式の構成変更可能な回路は上
述のインターフェイスによって使用されることができ
る。データが制御入力にしたがって１方向または反対方
向に流れることが可能な複数の２方向性スイッチを有す
るクァド（quad）アナログスイッチ、多くの入力からの
データが選択的に共通出力に並列に接続される或いはデ
ータ走査機能を与えることが可能な多重チャンネルアナ
ログデータ選択装置、全アレイ抵抗を変化するために個
々に選択的に単一抵抗アレイに共に接続される抵抗のア
レイを具備する固体トリミングポテンショメータ、周波
数を決定する回路網における除算を制御するために予め
セット可能なカウンタを使用する正弦・余弦発生器を無
制限に含むことができる。プログラム可能な周波数正弦
・余弦発生器において、出力周波数は入力クロック周波
数のプログラム可能な関数である。そのような発生器に
おいて、不揮発性メモリデータは入力クロック信号を２
16以下の数（１６段カウンタに対して）で除算する回路
を構成する。これは上述の構成可能な制御インターフェ
イス装置によって遠隔的に構成されることができる非常
に広範囲の回路の例示にしか過ぎない。任意の１つ以上
のそのような構成変更可能な回路は図４の連鎖状に接続
された装置200,202,204 の各々に使用されることができ
る。各構成変更可能な回路のコースはそれ特有の識別コ
ードを設けるので、任意の１つ以上の構成変更可能な回
路はその状態を読取るか或いは回路を再構成するために
不揮発性メモリをプログラムするために個々にアクセス
されることができる。典型的な再構成過程は初めに連鎖
状に接続された全装置の状態を読取り、１つ以上の装置
を変更することである。図４に示された読取り入力ライ
ン206 に読取りパルスを供給し、直列クロック入力212
のクロックパルスを供給することによりシフトレジスタ
をクロックする（全シフトレジスタをクロックする）こ
とによって、リング中の装置の数および不揮発性メモリ
の部分型式（識別コード）並びに内容は全て決定される
ことができる。この情報の全ては読取りパルスに応答し
て出力ライン214 に現れる直列ビット流出力に順次供給
される。例えば、読取りパルスが供給された後、第１の
８個のクロックパルスは最後の装置（装置204 ）の識別
コードを最後の装置の質問レジスタにシフトアウトす
る。各装置のデータビット数は予め定められたいるの
で、装置の型式およびそこに流れるデータビット数はこ
の識別コードから決定されることが可能である。最後の
装置である装置204 のデータビット数は次の識別コード
の位置を決定するので重要な情報である。言換えると、
最後の装置の不揮発性メモリ中に８ビットおよび１６ビ
ットの識別コードを仮定すると、シフトレジスタをクロ
ックアウトした後に直列出力214 に現れる初めの２４ビ
ットは全て最後の装置に関する。この直列ビット流の連
続する８ビットは最後の装置の次の装置を識別し、その
予め定められたデータビット数はその直後に続く。した
がって、各装置は識別コードを読取り、そのような識別
コードにより識別された装置に適切なデータビット数を
クロックアウトすることによって連続して読取られるこ
とができる。最初の装置の位置は読取り過程が開始する
とき不法の識別コードをそのシフトレジスタにシフトイ
ンすることによって確認されることができる。したがっ
て、違法コードはシフトアウトされたビット流の後縁の
直後に続く。データが読取られる最後の装置、すなわち
装置200 のデータビットはシフトアウトされたビット流
の終了である。
【００２４】新しい形態を図４に示された連鎖状の装置
の選択された１つにプログラムするために、プログラミ
ング装置（パーソナルコンピュータまたはその類似のコ
ンピュータのような）は単に正確な識別コードおよびデ
ータを適切な装置にシフトし、プログラム入力をパルス
駆動する。正確なデータを選択された装置にシフトする
ために、連鎖中の位置並びに連鎖入力と選択された装置
の間の各レジスタセクション中のビット数を知る必要が
ある。この知識に関して、選択された装置の識別コード
および形態データは入力データビットのシーケンスに適
切に位置つけられる、すなわち、選択された装置の識別
コードが選択された装置の質問レジスタに到着するま
で、データは複数のシフトレジスタを通ってクロックさ
れる。わずか１つの回路の形態が変化されるのであれ
ば、ライン210 を介して供給されたビット流は選択され
た装置の識別コードとの比較のために質問パルスのグル
ープを含むように構成され、選択された装置の適当な形
態データビット数の直後に続く。前述のように、このビ
ット流は選択された装置の識別コードまたは質問がその
ような装置のシフトレジスタの第２のセクションまたは
質問セクションに位置するまで装置の連鎖の縦続したシ
フトレジスタに逐次シフトされる。１つの装置だけが構
成されるべきであるならば、全ての他の装置のプログラ
ミングを阻止することが重要である。このために、全て
の他の装置の質問コードシフトレジスタ（それらは変化
しない）中にあるビットのグループはそのような装置の
違法識別コードを供給するために故意に生じ、そのよう
な他の装置のプログラミングを阻止する。プログラミン
グ、すなわち、データ形態シフトレジスタから特定の装
置の不揮発性メモリへの新しい形態データのシフトは特
定の装置の識別コードとそのような装置の質問シフトレ
ジスタセクションに配置された質問コードが一致すると
きのみ行われることができることを理解するであろう。
したがって、適切なデータビットが幾つかの装置のシフ
トレジスタにシフトされた後、全ての装置に供給された
プログラミング信号は質問コードが識別コードと整合す
る装置のみプログラミングを行う。全ての他の装置のプ
ログラミングは質問レジスタの違法識別コードによって
阻止される。質問コードおよび選択された識別コードと
の比較を用いるこの装置はプログラミング過程において
一度に１つの装置を変更するか或いは全ての装置を一緒
に変更することを可能にする。
【００２５】図４に示されたように、複数の装置直列イ
ンターフェイスは多くの不揮発性のプログラム可能な装
置を低い一般費用でシステム全体に位置付けることが可
能である。単一の５ピンコネクタだけが全装置をアクセ
スするのに必要である。例えば、自動車において、その
ような構成変更可能な回路および装置は計器クラスタま
たは本体またはエンジン区画に位置されることができ
る。車両の種々の回路は全センサが接続され組立てられ
た後に調節されることができる。さらに、センサおよび
他の装置は時間または環境条件と共に変化するので、全
ての或いは任意の１つ以上の回路は種々のモジュールお
よび装置を取外す必要がなく調整し直すことが可能であ
る。車両動作は複数の回路の形態を読取ることによって
診断されることが可能である。そのような特徴は設計に
おいてフレキシブル性を付加し、低い組立および維持コ
ストをもたらす。
【図面の簡単な説明】
【図１】構成変更可能な固体ＤＩＰスイッチおよびその
構成制御インターフェイスの回路図。
【図２】構成変更可能な固体トリミングキャパシタおよ
びその構成制御インターフェイスの回路図。
【図３】構成変更可能な予めセット可能なカウンタおよ
びその構成制御インターフェイスの回路図。
【図４】構成変更可能な回路およびその構成変更制御イ
ンターフェイスの回路図。
【符号の説明】
10…ＤＩＰスイッチ、12…インターフェイス、30…不揮
発性メモリ、34…識別メモリ、36,38 …シフトレジスタ
セクション、40…比較回路、84,86,88…キャパシタ、12
0 …カウンタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フランク・ジエイ・ボハク・ジユニア アメリカ合衆国、カリフオルニア州 92653、ラグナ・ヒルズ、アルタミラ・ド ライブ 24901

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 電気的に構成変更可能な回路と、 前記回路に特有な識別コードを有する識別メモリと、 形態データを記憶し、それにしたがって前記電気的に構
    成変更可能な回路の形態を制御する如く接続された不揮
    発性メモリ手段と、 形態データを前記不揮発性メモリ手段に入力する前記識
    別メモリに応答する手段とを具備している電気的プログ
    ラム可能な装置。
  2. 【請求項２】 第２の電気的に構成変更可能な回路と、
    前記第２の回路に特有の識別コードを有する第２の識別
    メモリと、そこに記憶された形態データにしたがい前記
    第２の構成変更可能な回路の形態を制御するために接続
    された第２の不揮発性メモリ手段と、前記第２の装置を
    構成するために１組の形態データを前記第２の不揮発性
    メモリ手段に入力する前記識別メモリに応答する手段と
    を具備している請求項１記載の装置。
  3. 【請求項３】 前記識別メモリに応答する前記手段はデ
    ータセクションおよび質問コードセクションを有する第
    １のシフトレジスタと、前記識別メモリのコードと前記
    シフトレジスタの質問セクションに含まれた質問コード
    とを比較して整合の発生時に整合信号を発生する比較手
    段と、シフトレジスタの前記データセクションから前記
    不揮発性メモリ手段へのデータの転送をエネーブルする
    前記整合信号に応答する手段とを具備している請求項１
    記載の装置。
  4. 【請求項４】 前記第２の識別メモリに応答する前記手
    段は第２の形態データセクションおよび第２の質問コー
    ドセクションを有する第２のシフトレジスタと、前記第
    ２の識別メモリのコードと前記第２のシフトレジスタの
    第２のセクションの質問コードとを比較する比較して整
    合の発生時に整合信号を発生する手段と、前記第２のシ
    フトレジスタの前記形態データセクションから前記第２
    の不揮発性メモリ手段に形態データを転送するために前
    記第２の回路整合信号に応答する手段とを具備している
    請求項１記載の装置。
  5. 【請求項５】 前記第１の識別メモリに応答する前記手
    段は前記第２のシフトレジスタと縦続された第１のシフ
    トレジスタを具備している請求項４記載の装置。
  6. 【請求項６】 識別コードを回路に供給し、 質問コードと前記識別コードを比較して２つのコードが
    整合するときに整合信号を発生し、 前記整合信号の発生時に１組の形態データをメモリ装置
    に記憶し、 前記メモリ装置中に記憶された形態データにしたがって
    前記回路を構成するステップを含む電気的に構成変更可
    能な回路を制御する方法。
  7. 【請求項７】 前記メモリ装置は不揮発性メモリである
    請求項６記載の方法。
  8. 【請求項８】 １組の形態データを記憶する前記ステッ
    プは一時的メモリ装置中にそのようなデータを記憶する
    請求項６記載の方法。
  9. 【請求項９】 特有の識別コードを各回路に供給し、 それぞれデータセクションおよび識別セクションを有
    し、構成変更可能な回路のそれぞれ異なるものに特有の
    複数のシフトレジスタを設け、 前記各レジスタを通って順次ビット流を直列にシフト可
    能にするように前記レジスタを直列に接続し、 データサブグループおよび質問コードサブグループをそ
    れぞれ含む複数の連続的なビットのグループを有する直
    列ビット流を前記シフトレジスタの第１のものに供給
    し、 各グループの前記各データサブグループが個々のシフト
    レジスタのデータセクションに含まれ、各グループの各
    質問コードサブグループが個々のシフトレジスタの識別
    セクションに含まれるように、前記ビット流の各グルー
    プを前記各シフトレジスタのそれぞれに記憶し、 １つ以上のシフトレジスタの識別セクションの質問コー
    ドと対応する構成変更可能な回路の識別コードとを比較
    し、その比較されたコードが整合であるとき、そのよう
    な回路を選択された回路として識別する整合信号を発生
    し、 前記整合信号に応答して前記１つ以上のシフトレジスタ
    のデータサブグループにしたがい前記選択された回路を
    構成するステップを含む複数の電気的に構成変更可能な
    回路を選択的に制御する方法。
  10. 【請求項１０】 前記構成するステップはデータサブグ
    ループを前記１つ以上のシフトレジスタから不揮発性メ
    モリに転送し、前記不揮発性メモリ中のデータにしたが
    い前記選択された回路を構成する請求項９記載の方法。
  11. 【請求項１１】電気的に構成変更可能な回路と、 回路に特有の識別コードを有する識別メモリと、 構成変更可能な回路を電気的に構成するために接続され
    た不揮発性メモリ手段と、 形態データを記憶するデータセクションおよび質問コー
    ドデータを記憶する質問セクションを有し、直列入力デ
    ータを受ける直列入力および直列データ出力を出力する
    出力を有するシフトレジスタと、 前記データセクションと前記不揮発性メモリ手段との間
    でデータを転送する手段と、 質問セクション中の質問コードと前記識別メモリ中の識
    別コードとを比較して比較されたコード間の整合の発生
    時に整合信号を出力する手段と、 第１および第２の入力と、前記データセクションから前
    記メモリ手段にデータ転送を行なわせるために前記不揮
    発性メモリに接続された出力とを有し、前記整合信号が
    前記第１の入力に供給されるプログラムゲートと、 プログラム命令信号を前記各装置の前記プログラムゲー
    トの第２の入力に供給する手段と、 直列クロック信号を前記各装置の前記シフトレジスタに
    供給する手段と、 直列入力データを連鎖状に接続された最初の装置のシフ
    トレジスタの直列入力に供給する手段と、 不揮発性メモリ手段からシフトレジスタのデータセクシ
    ョンに情報の転送を行わせ、前記識別メモリから前記シ
    フトレジスタの前記質問セクションに情報の転送を行わ
    せるために読取り信号を前記各装置の前記シフトレジス
    タに供給する手段と、 各装置のシフトレジスタの出力を、連鎖状に接続された
    最後の装置のシフトレジスタを除いて、次の隣接する装
    置のシフトレジスタの直列入力に接続する手段とを各装
    置がそれぞれ具備していることを特徴とする連鎖状に接
    続された複数のプログラム可能な装置。
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