JPH06275718A - ゲートアレイ回路 - Google Patents
ゲートアレイ回路Info
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- JPH06275718A JPH06275718A JP5977793A JP5977793A JPH06275718A JP H06275718 A JPH06275718 A JP H06275718A JP 5977793 A JP5977793 A JP 5977793A JP 5977793 A JP5977793 A JP 5977793A JP H06275718 A JPH06275718 A JP H06275718A
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- JP
- Japan
- Prior art keywords
- fpga
- gate array
- rom
- circuit
- masked
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】マスクドゲートアレイの有する、動作スピード
が高く、ゲート数が多い等の利点と、ＦＰＧＡの有す
る、ユーザの手元で所望の回路をプログラム可能である
という利点を共に活かす。 【構成】マスクドゲートアレイ（ＧＡ）12とＳＲＡＭ型
のＦＰＧＡ32とを同一ＡＳＩＣチップ11内に設け、上記
ＳＲＡＭ型のＦＰＧＡ32の配線情報を記憶した不揮発メ
モリとしてのＲＯＭ14を上記ＡＳＩＣチップ11に接続し
て構成する。
が高く、ゲート数が多い等の利点と、ＦＰＧＡの有す
る、ユーザの手元で所望の回路をプログラム可能である
という利点を共に活かす。 【構成】マスクドゲートアレイ（ＧＡ）12とＳＲＡＭ型
のＦＰＧＡ32とを同一ＡＳＩＣチップ11内に設け、上記
ＳＲＡＭ型のＦＰＧＡ32の配線情報を記憶した不揮発メ
モリとしてのＲＯＭ14を上記ＡＳＩＣチップ11に接続し
て構成する。
Description
【０００１】
【産業上の利用分野】本発明は、マスクドゲートアレイ
とユーザが所望の回路をプログラムできるＦＰＧＡとを
有するゲートアレイ回路に関する。
とユーザが所望の回路をプログラムできるＦＰＧＡとを
有するゲートアレイ回路に関する。
【０００２】
【従来の技術】近時、一般のゲートアレイに代表される
マスクドＡＳＩＣに対して、ユーザが設計現場で所望の
回路をプログラムしてそのまま使用できるＰＬＤ（Prog
rammable Logic Device ）やＦＰＧＡ（Field Programm
able Gate Array ）などのプログラマブルＡＳＩＣが注
目されている。このうちＦＰＧＡは、上記一般のゲート
アレイ（以下「マスクドＧＡ」と称する）に比してユー
ザが手元で簡単に所望の回路をプログラムできるために
開発の手間、費用、期間等を大幅に低減することができ
るため、マスクドＧＡを量産する前の論理検証及び試作
用デバイスとして利用されることが多い。一般的にマス
クドＧＡは大量生産向け、ＦＰＧＡは多品種少量生産向
けであるということができる。また、現在の時点でＦＰ
ＧＡは、動作スピード、ゲート数、ファンアウトの発生
等の点でマスクドＧＡに比してまだ制限が多く、同様の
性能を得るところまでには至っていない。
マスクドＡＳＩＣに対して、ユーザが設計現場で所望の
回路をプログラムしてそのまま使用できるＰＬＤ（Prog
rammable Logic Device ）やＦＰＧＡ（Field Programm
able Gate Array ）などのプログラマブルＡＳＩＣが注
目されている。このうちＦＰＧＡは、上記一般のゲート
アレイ（以下「マスクドＧＡ」と称する）に比してユー
ザが手元で簡単に所望の回路をプログラムできるために
開発の手間、費用、期間等を大幅に低減することができ
るため、マスクドＧＡを量産する前の論理検証及び試作
用デバイスとして利用されることが多い。一般的にマス
クドＧＡは大量生産向け、ＦＰＧＡは多品種少量生産向
けであるということができる。また、現在の時点でＦＰ
ＧＡは、動作スピード、ゲート数、ファンアウトの発生
等の点でマスクドＧＡに比してまだ制限が多く、同様の
性能を得るところまでには至っていない。
【０００３】
【発明が解決しようとする課題】しかるに、ＦＰＧＡを
試作用として開発した後にそのＦＰＧＡに基づいてマス
クドＧＡを製作すると、ＦＰＧＡとマスクドＧＡの特性
の違いにより、マスクドＧＡではゲート数に無駄が生じ
たり、オーバースペックになる可能性が高いという問題
があった。
試作用として開発した後にそのＦＰＧＡに基づいてマス
クドＧＡを製作すると、ＦＰＧＡとマスクドＧＡの特性
の違いにより、マスクドＧＡではゲート数に無駄が生じ
たり、オーバースペックになる可能性が高いという問題
があった。
【０００４】本発明は上記のような実情に鑑みてなされ
たもので、その目的とするところは、マスクドＧＡの有
する、動作スピードが高く、ゲート数が多い等の利点
と、ＦＰＧＡの有する、ユーザの手元で所望の回路をプ
ログラム可能であるという利点を共に活かすことが可能
なゲートアレイ回路を提供することにある。
たもので、その目的とするところは、マスクドＧＡの有
する、動作スピードが高く、ゲート数が多い等の利点
と、ＦＰＧＡの有する、ユーザの手元で所望の回路をプ
ログラム可能であるという利点を共に活かすことが可能
なゲートアレイ回路を提供することにある。
【０００５】ところで、上記ＦＰＧＡにおけるプログラ
ム素子は、ＳＲＡＭのデータが“１”か“０”かによっ
て使用する配線を選択するようにしてプログラマブル配
線の情報をＳＲＡＭに記憶するＳＲＡＭ型のものと、バ
イポーラＰＬＤに使用されているヒューズと逆の機能を
有し、出荷前は非導通で、ユーザがプログラムすると導
通するアンチヒューズ型のものの２つに大別することが
できる。ＳＲＡＭ型のＦＰＧＡは何回でも書換えが可能
であるが、アンチヒューズ型のＦＰＧＡはワンタイムと
なる。したがって、以下本発明では簡単に回路の訂正が
可能なＳＲＡＭ型のＦＰＧＡに限って話を進めるものと
する。
ム素子は、ＳＲＡＭのデータが“１”か“０”かによっ
て使用する配線を選択するようにしてプログラマブル配
線の情報をＳＲＡＭに記憶するＳＲＡＭ型のものと、バ
イポーラＰＬＤに使用されているヒューズと逆の機能を
有し、出荷前は非導通で、ユーザがプログラムすると導
通するアンチヒューズ型のものの２つに大別することが
できる。ＳＲＡＭ型のＦＰＧＡは何回でも書換えが可能
であるが、アンチヒューズ型のＦＰＧＡはワンタイムと
なる。したがって、以下本発明では簡単に回路の訂正が
可能なＳＲＡＭ型のＦＰＧＡに限って話を進めるものと
する。
【０００６】
【課題を解決するための手段及び作用】すなわち本発明
は、
は、
【０００７】（１） マスクドＧＡとＳＲＡＭ型のＦＰ
ＧＡとを同一集積回路内に設け、上記ＳＲＡＭ型のＦＰ
ＧＡの配線情報を記憶したＲＯＭを上記集積回路に接続
して構成するようにしたものである。
ＧＡとを同一集積回路内に設け、上記ＳＲＡＭ型のＦＰ
ＧＡの配線情報を記憶したＲＯＭを上記集積回路に接続
して構成するようにしたものである。
【０００８】このような構成としたことにより、基本的
に変更が有り得ない回路をマスクドＧＡで実現する一
方、変更が有り得る回路はその配線情報をＲＯＭに書込
むことでＦＰＧＡにより実現し、必要によりＲＯＭの配
線情報を書換えることで回路の変更を簡易に実行するこ
とができるので、おおよそ全体の機能は同じだが軽微に
機能が異なる複数のＡＳＩＣを同じ集積回路チップで実
現することができる。 （２） 上記（１）項において、上記マスクドＧＡとＦ
ＰＧＡとで異なる電圧の電源端子を設けるようにしたも
のである。
に変更が有り得ない回路をマスクドＧＡで実現する一
方、変更が有り得る回路はその配線情報をＲＯＭに書込
むことでＦＰＧＡにより実現し、必要によりＲＯＭの配
線情報を書換えることで回路の変更を簡易に実行するこ
とができるので、おおよそ全体の機能は同じだが軽微に
機能が異なる複数のＡＳＩＣを同じ集積回路チップで実
現することができる。 （２） 上記（１）項において、上記マスクドＧＡとＦ
ＰＧＡとで異なる電圧の電源端子を設けるようにしたも
のである。
【０００９】このような構成としたことにより、動作ス
ピードの点で劣るＦＰＧＡの電源電圧をマスクドＧＡよ
り上げ、集積回路全体での動作スピードを向上させると
共に、集積回路全体での電力消費を均一化して動作の信
頼性を確保する。
ピードの点で劣るＦＰＧＡの電源電圧をマスクドＧＡよ
り上げ、集積回路全体での動作スピードを向上させると
共に、集積回路全体での電力消費を均一化して動作の信
頼性を確保する。
【００１０】（３） 上記（２）項において、上記マス
クドゲートアレイとＦＰＧＡとで予め異なった供給電圧
で最適化した素子パターンのマスタを有するようにした
ものである。このような構成としたことにより、集積回
路全体での動作スピードをさらにより向上させることが
可能となる。
クドゲートアレイとＦＰＧＡとで予め異なった供給電圧
で最適化した素子パターンのマスタを有するようにした
ものである。このような構成としたことにより、集積回
路全体での動作スピードをさらにより向上させることが
可能となる。
【００１１】（４） 上記（１）項において、上記ＲＯ
Ｍはそれぞれ上記ＳＲＡＭ型のＦＰＧＡに対する異なる
配線情報を記憶した複数個からなり、上記マスクドＧＡ
及びＦＰＧＡと同一集積回路内に設けられ、上記複数の
ＲＯＭのいずれか１つを選択して上記ＦＰＧＡと接続す
る切換選択手段を備えるようにしたものである。
Ｍはそれぞれ上記ＳＲＡＭ型のＦＰＧＡに対する異なる
配線情報を記憶した複数個からなり、上記マスクドＧＡ
及びＦＰＧＡと同一集積回路内に設けられ、上記複数の
ＲＯＭのいずれか１つを選択して上記ＦＰＧＡと接続す
る切換選択手段を備えるようにしたものである。
【００１２】このような構成としたことにより、マスク
ドＧＡの回路を共通として、上記切換選択手段で複数の
ＲＯＭのいずれか１つを選択するだけで、上記ＦＰＧＡ
の回路構成を変更することができるため、ＦＰＧＡ部分
の回路変更を簡単に実現することができる。
ドＧＡの回路を共通として、上記切換選択手段で複数の
ＲＯＭのいずれか１つを選択するだけで、上記ＦＰＧＡ
の回路構成を変更することができるため、ＦＰＧＡ部分
の回路変更を簡単に実現することができる。
【００１３】（５） 上記（４）項から派生したもの
で、ＳＲＡＭ型のＦＰＧＡと、それぞれ上記ＳＲＡＭ型
のＦＰＧＡに対する異なる配線情報を記憶した複数のＲ
ＯＭと、上記ＦＰＧＡと同一集積回路内に設けられ、上
記複数のＲＯＭのいずれか１つを選択して上記ＦＰＧＡ
と接続する切換選択手段とを備えるようにしたものであ
る。
で、ＳＲＡＭ型のＦＰＧＡと、それぞれ上記ＳＲＡＭ型
のＦＰＧＡに対する異なる配線情報を記憶した複数のＲ
ＯＭと、上記ＦＰＧＡと同一集積回路内に設けられ、上
記複数のＲＯＭのいずれか１つを選択して上記ＦＰＧＡ
と接続する切換選択手段とを備えるようにしたものであ
る。
【００１４】このような構成としたことにより、従来は
ＦＰＧＡで実現する回路を変更する度に配線情報を記憶
したＲＯＭチップを人手で交換していたが、その手間を
省くことができ、上記回路の変更を容易に行なうことが
可能となる。
ＦＰＧＡで実現する回路を変更する度に配線情報を記憶
したＲＯＭチップを人手で交換していたが、その手間を
省くことができ、上記回路の変更を容易に行なうことが
可能となる。
【００１５】
【実施例】以下図面を参照して本発明の実施例を説明す
る。
る。
【００１６】図１は本発明の一実施例に係るＦＰＧＡ内
蔵ＡＳＩＣの基本的な概念を示すもので、11がＡＳＩＣ
チップである。このＡＳＩＣチップ11内には、マスクド
ＧＡ12とＳＲＡＭ型のＦＰＧＡ13とが設けられ、このＦ
ＰＧＡ13に対して配線情報を記憶した不揮発メモリとし
てのＲＯＭ14が外部接続される。
蔵ＡＳＩＣの基本的な概念を示すもので、11がＡＳＩＣ
チップである。このＡＳＩＣチップ11内には、マスクド
ＧＡ12とＳＲＡＭ型のＦＰＧＡ13とが設けられ、このＦ
ＰＧＡ13に対して配線情報を記憶した不揮発メモリとし
てのＲＯＭ14が外部接続される。
【００１７】上記のような構成にあっては、マスクドＧ
Ａ12のＦＰＧＡ13に対する優位性であるところの動作ス
ピードの高さ、ゲート数の多さ、ファンアウトの多さ及
び大量生産のし易さと、ＦＰＧＡ13のマスクドＧＡ12に
対する優位性であるところの回路変更時の開発期間の短
さ、開発費の少なさ及び少量多品種生産の双方を得るこ
とができる。
Ａ12のＦＰＧＡ13に対する優位性であるところの動作ス
ピードの高さ、ゲート数の多さ、ファンアウトの多さ及
び大量生産のし易さと、ＦＰＧＡ13のマスクドＧＡ12に
対する優位性であるところの回路変更時の開発期間の短
さ、開発費の少なさ及び少量多品種生産の双方を得るこ
とができる。
【００１８】すなわち、機能がすでに決定されていて変
更がないと思われる回路をマスクドＧＡ12で実現する一
方、変更がありそうな回路、例えばシミュレーションだ
けでなく実チップで動作を確認したい回路、ディレイ等
の実製品で調整が必要な回路、仕様変更があり得る回路
等をＦＰＧＡ13で実現する。
更がないと思われる回路をマスクドＧＡ12で実現する一
方、変更がありそうな回路、例えばシミュレーションだ
けでなく実チップで動作を確認したい回路、ディレイ等
の実製品で調整が必要な回路、仕様変更があり得る回路
等をＦＰＧＡ13で実現する。
【００１９】このことにより、動作スピード、ゲート
数、ファンアウトはマスクドＧＡのレベルとしながら、
回路変更時は外部接続されたＲＯＭ14を交換するか、或
いは内部の配線情報を書換えることにより、期間、開発
費はＦＰＧＡのレベルに抑えることが可能となり、回路
変更時にＡＳＩＣチップ11自体を変更する必要がなくな
る。
数、ファンアウトはマスクドＧＡのレベルとしながら、
回路変更時は外部接続されたＲＯＭ14を交換するか、或
いは内部の配線情報を書換えることにより、期間、開発
費はＦＰＧＡのレベルに抑えることが可能となり、回路
変更時にＡＳＩＣチップ11自体を変更する必要がなくな
る。
【００２０】また、ＡＳＩＣ全体としては同様の機能を
有しながら、軽微な機能のみが異なるＡＳＩＣが少量ず
つ多品種に渡って必要な場合にも、ＲＯＭ14のみを変更
することで１種類のＡＳＩＣチップ11で対応することが
できる。次いで上記一実施例の他の構成例を図２，図３
を用いて説明する。
有しながら、軽微な機能のみが異なるＡＳＩＣが少量ず
つ多品種に渡って必要な場合にも、ＲＯＭ14のみを変更
することで１種類のＡＳＩＣチップ11で対応することが
できる。次いで上記一実施例の他の構成例を図２，図３
を用いて説明する。
【００２１】図２は上記図１のＡＳＩＣチップ11のマス
クドＧＡ12に電源電圧ＶL を、ＦＰＧＡ13に上記電源電
圧ＶL より高い電源電圧ＶH を別系統でそれぞれ供給す
る場合を他の構成例として示すものである。
クドＧＡ12に電源電圧ＶL を、ＦＰＧＡ13に上記電源電
圧ＶL より高い電源電圧ＶH を別系統でそれぞれ供給す
る場合を他の構成例として示すものである。
【００２２】一般にＦＰＧＡはマスクドＧＡに比して動
作スピードの点で劣るため、マスクドＧＡ12に供給する
電源電圧ＶL より高い電源電圧ＶH をＦＰＧＡ13へ供給
し、ＦＰＧＡ13を高速動作させれば、ＡＳＩＣチップ11
全体としての動作スピードを向上することができる。
作スピードの点で劣るため、マスクドＧＡ12に供給する
電源電圧ＶL より高い電源電圧ＶH をＦＰＧＡ13へ供給
し、ＦＰＧＡ13を高速動作させれば、ＡＳＩＣチップ11
全体としての動作スピードを向上することができる。
【００２３】また、マスクドＧＡ12とＦＰＧＡ13それぞ
れに供給する電圧値を予め決定しておき、それぞれ決定
した電圧値で最適化したマスタを用いて素子パターンを
形成しておけば、さらなる高速動作が可能となる。
れに供給する電圧値を予め決定しておき、それぞれ決定
した電圧値で最適化したマスタを用いて素子パターンを
形成しておけば、さらなる高速動作が可能となる。
【００２４】さらに、回路の変更の有無より消費電力の
点を優先して考えて、高速動作する回路をマスクドＧＡ
12に、低速で動作させる回路をＦＰＧＡ13に配置し、か
つマスクドＧＡ12に供給する電源電圧をＦＰＧＡ13に供
給する電源電圧より低く設定すれば、ＡＳＩＣチップ11
全体の消費電力を低く均一化することが可能となり、回
路の動作上の信頼性を確保することができる。
点を優先して考えて、高速動作する回路をマスクドＧＡ
12に、低速で動作させる回路をＦＰＧＡ13に配置し、か
つマスクドＧＡ12に供給する電源電圧をＦＰＧＡ13に供
給する電源電圧より低く設定すれば、ＡＳＩＣチップ11
全体の消費電力を低く均一化することが可能となり、回
路の動作上の信頼性を確保することができる。
【００２５】また図３は、図１のＡＳＩＣチップ11に対
して複数、例えば２つのＲＯＭ14ａ，14ｂを設け、これ
らＲＯＭ14ａ，14ｂの一方を切換選択するためのＲＯＭ
選択部21をＡＳＩＣチップ11内に設けるようにした場合
を他の構成例として示すものである。
して複数、例えば２つのＲＯＭ14ａ，14ｂを設け、これ
らＲＯＭ14ａ，14ｂの一方を切換選択するためのＲＯＭ
選択部21をＡＳＩＣチップ11内に設けるようにした場合
を他の構成例として示すものである。
【００２６】ＲＯＭ選択部21は、ＡＳＩＣチップ11外部
から与えられるＲＯＭ選択信号ＣＳに応じてＲＯＭ14ａ
へのイネーブル信号ＣＡあるいはＲＯＭ14ｂへのイネー
ブル信号ＣＢを送出する。
から与えられるＲＯＭ選択信号ＣＳに応じてＲＯＭ14ａ
へのイネーブル信号ＣＡあるいはＲＯＭ14ｂへのイネー
ブル信号ＣＢを送出する。
【００２７】ＲＯＭ14ａ，14ｂは、共にＦＰＧＡ13とデ
ータライン（Ｄ）及びクロックライン（ＣＫ）で接続さ
れており、それぞれＦＰＧＡ13で実現させるための異な
る回路の配線情報をデータとして記憶している。
ータライン（Ｄ）及びクロックライン（ＣＫ）で接続さ
れており、それぞれＦＰＧＡ13で実現させるための異な
る回路の配線情報をデータとして記憶している。
【００２８】このような構成にあって、ＲＯＭ選択部21
がＲＯＭ選択信号ＣＳによりイネーブル信号ＣＡ，ＣＢ
の一方をオンとすると、オンとされた側のＲＯＭ14ａあ
るいはＲＯＭ14ｂが内部に記憶している配線情報をＦＰ
ＧＡ13へ読出し、所望する回路を実現するものである。
がＲＯＭ選択信号ＣＳによりイネーブル信号ＣＡ，ＣＢ
の一方をオンとすると、オンとされた側のＲＯＭ14ａあ
るいはＲＯＭ14ｂが内部に記憶している配線情報をＦＰ
ＧＡ13へ読出し、所望する回路を実現するものである。
【００２９】ＲＯＭ14ａに記憶されている配線情報とＲ
ＯＭ14ｂに記憶されている配線情報は異なるものであ
り、したがってＲＯＭ14ａが選択された場合とＲＯＭ14
ｂが選択された場合とではＦＰＧＡ13で実現される回路
の構成が異なる。そのため、外部からＲＯＭ選択部21へ
のＲＯＭ選択信号ＣＳを切換えるだけで、ＦＰＧＡ13で
実現する回路の構成を簡単に変更することができる。
ＯＭ14ｂに記憶されている配線情報は異なるものであ
り、したがってＲＯＭ14ａが選択された場合とＲＯＭ14
ｂが選択された場合とではＦＰＧＡ13で実現される回路
の構成が異なる。そのため、外部からＲＯＭ選択部21へ
のＲＯＭ選択信号ＣＳを切換えるだけで、ＦＰＧＡ13で
実現する回路の構成を簡単に変更することができる。
【００３０】さらに、この図３の構成から派生して、マ
スクドＧＡを有さないＦＰＧＡチップに対してそれぞれ
配線情報を記憶した複数のＲＯＭを選択的に接続するこ
とが考えられる。以下、これを本発明の他の実施例とし
て図４により説明する。
スクドＧＡを有さないＦＰＧＡチップに対してそれぞれ
配線情報を記憶した複数のＲＯＭを選択的に接続するこ
とが考えられる。以下、これを本発明の他の実施例とし
て図４により説明する。
【００３１】図４はその基本的な概念を示すもので、31
がＡＳＩＣチップである。このＡＳＩＣチップ31は、Ｓ
ＲＡＭ型のＦＰＧＡ32とＲＯＭ選択部33が設けられ、こ
れらＦＰＧＡ32とＲＯＭ選択部33に対して配線情報を記
憶した不揮発メモリとしての複数、例えば２つのＲＯＭ
34ａ，34ｂが外部接続される。
がＡＳＩＣチップである。このＡＳＩＣチップ31は、Ｓ
ＲＡＭ型のＦＰＧＡ32とＲＯＭ選択部33が設けられ、こ
れらＦＰＧＡ32とＲＯＭ選択部33に対して配線情報を記
憶した不揮発メモリとしての複数、例えば２つのＲＯＭ
34ａ，34ｂが外部接続される。
【００３２】ＲＯＭ選択部33は、ＡＳＩＣチップ31外部
から与えられるＲＯＭ選択信号ＣＳに応じてＲＯＭ34ａ
へのイネーブル信号ＣＡあるいはＲＯＭ34ｂへのイネー
ブル信号ＣＢを送出する。
から与えられるＲＯＭ選択信号ＣＳに応じてＲＯＭ34ａ
へのイネーブル信号ＣＡあるいはＲＯＭ34ｂへのイネー
ブル信号ＣＢを送出する。
【００３３】ＲＯＭ34ａ，34ｂは、共にＦＰＧＡ32とデ
ータライン（Ｄ）及びクロックライン（ＣＫ）で接続さ
れており、それぞれＦＰＧＡ32で実現させるための異な
る回路の配線情報をデータとして記憶している。
ータライン（Ｄ）及びクロックライン（ＣＫ）で接続さ
れており、それぞれＦＰＧＡ32で実現させるための異な
る回路の配線情報をデータとして記憶している。
【００３４】このような構成にあっては、ＦＰＧＡ32が
ＲＯＭ選択信号ＣＳによりイネーブル信号ＣＡ，ＣＢの
一方をオンとすると、オンとされた側のＲＯＭ34ａある
いはＲＯＭ34ｂが内部に記憶している配線情報をＦＰＧ
Ａ32へ読出し、所望する回路を実現する。ＲＯＭ34ａに
記憶されている配線情報とＲＯＭ34ｂに記憶されている
配線情報は異なるものであり、したがってＲＯＭ34ａが
選択された場合とＲＯＭ34ｂが選択された場合とではＦ
ＰＧＡ32で実現される回路の構成が異なる。そのため、
外部からＦＰＧＡ32へのＲＯＭ選択信号ＣＳを切換える
だけで、ＦＰＧＡ32で実現する回路の構成を簡単に変更
することができ、ＲＯＭの差替えや書換えの作業を行な
う必要がなくなる。
ＲＯＭ選択信号ＣＳによりイネーブル信号ＣＡ，ＣＢの
一方をオンとすると、オンとされた側のＲＯＭ34ａある
いはＲＯＭ34ｂが内部に記憶している配線情報をＦＰＧ
Ａ32へ読出し、所望する回路を実現する。ＲＯＭ34ａに
記憶されている配線情報とＲＯＭ34ｂに記憶されている
配線情報は異なるものであり、したがってＲＯＭ34ａが
選択された場合とＲＯＭ34ｂが選択された場合とではＦ
ＰＧＡ32で実現される回路の構成が異なる。そのため、
外部からＦＰＧＡ32へのＲＯＭ選択信号ＣＳを切換える
だけで、ＦＰＧＡ32で実現する回路の構成を簡単に変更
することができ、ＲＯＭの差替えや書換えの作業を行な
う必要がなくなる。
【００３５】
【発明の効果】以上に述べた如く本発明によれば、マス
クドゲートアレイの有する、動作スピードが高く、ゲー
ト数が多い等の利点と、ＦＰＧＡの有する、ユーザの手
元で所望の回路をプログラム可能であるという利点を共
に活かすことが可能なゲートアレイ回路を提供すること
ができる。
クドゲートアレイの有する、動作スピードが高く、ゲー
ト数が多い等の利点と、ＦＰＧＡの有する、ユーザの手
元で所望の回路をプログラム可能であるという利点を共
に活かすことが可能なゲートアレイ回路を提供すること
ができる。
【００３６】また本発明によれば、従来はＦＰＧＡで実
現する回路を変更する度に配線情報を記憶したＲＯＭチ
ップを人手で交換していたが、その手間を省くことがで
き、上記回路の変更を容易に行なうことが可能なゲート
アレイ回路を提供することができる。
現する回路を変更する度に配線情報を記憶したＲＯＭチ
ップを人手で交換していたが、その手間を省くことがで
き、上記回路の変更を容易に行なうことが可能なゲート
アレイ回路を提供することができる。
【図１】本発明の一実施例に係る基本概念を示すブロッ
ク図。
ク図。
【図２】同実施例の他の構成例を示すブロック図。
【図３】同実施例の他の構成例を示すブロック図。
【図４】本発明の他の実施例に係る基本概念を示すブロ
ック図。
ック図。
11，31…ＡＳＩＣチップ、12…マスクドＧＡ、13，32…
ＦＰＧＡ、14，14ａ，14ｂ，34ａ，34ｂ…ＲＯＭ、21，
33…ＲＯＭ選択部。
ＦＰＧＡ、14，14ａ，14ｂ，34ａ，34ｂ…ＲＯＭ、21，
33…ＲＯＭ選択部。
Claims (5)
- 【請求項１】 マスクドゲートアレイとＳＲＡＭ型のＦ
ＰＧＡとを同一集積回路内に設け、上記ＳＲＡＭ型のＦ
ＰＧＡの配線情報を記憶したＲＯＭを上記集積回路に接
続してなることを特徴とするゲートアレイ回路。 - 【請求項２】 上記マスクドゲートアレイとＦＰＧＡと
で異なる電圧の電源端子を設けたことを特徴とする請求
項１記載のゲートアレイ回路。 - 【請求項３】 上記マスクドゲートアレイとＦＰＧＡと
で予め異なった供給電圧で最適化した素子パターンのマ
スタを有することを特徴とする請求項２記載のゲートア
レイ回路。 - 【請求項４】 上記ＲＯＭはそれぞれ上記ＳＲＡＭ型の
ＦＰＧＡに対する異なる配線情報を記憶した複数個から
なり、 上記マスクドゲートアレイ及びＦＰＧＡと同一集積回路
内に設けられ、上記複数のＲＯＭのいずれか１つを選択
して上記ＦＰＧＡと接続する切換選択手段を備えたこと
を特徴とする請求項１記載のゲートアレイ回路。 - 【請求項５】 ＳＲＡＭ型のＦＰＧＡと、 それぞれ上記ＳＲＡＭ型のＦＰＧＡに対する異なる配線
情報を記憶した複数のＲＯＭと、 上記ＦＰＧＡと同一集積回路内に設けられ、上記複数の
ＲＯＭのいずれか１つを選択して上記ＦＰＧＡと接続す
る切換選択手段とを具備したことを特徴とするゲートア
レイ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5977793A JPH06275718A (ja) | 1993-03-19 | 1993-03-19 | ゲートアレイ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5977793A JPH06275718A (ja) | 1993-03-19 | 1993-03-19 | ゲートアレイ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06275718A true JPH06275718A (ja) | 1994-09-30 |
Family
ID=13123067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5977793A Pending JPH06275718A (ja) | 1993-03-19 | 1993-03-19 | ゲートアレイ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06275718A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1993
- 1993-03-19 JP JP5977793A patent/JPH06275718A/ja active Pending
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