JPH05110039A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH05110039A JPH05110039A JP3269826A JP26982691A JPH05110039A JP H05110039 A JPH05110039 A JP H05110039A JP 3269826 A JP3269826 A JP 3269826A JP 26982691 A JP26982691 A JP 26982691A JP H05110039 A JPH05110039 A JP H05110039A
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- semiconductor integrated
- integrated circuit
- circuit device
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Non-Volatile Memory (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 不揮発性メモリ素子を有する半導体集積回路
装置において、メモリアレイ端部のパッシベーション膜
を通じて汚染や水分が侵入するのを防止する。 【構成】 ワード線Ｗ1 乃至Ｗ4 と、ワード線Ｗ1 乃至
Ｗ4 に交差して設けられたデータ線Ｄ1 〜Ｄ5 と、その
一部がワード線Ｗ1 乃至Ｗ4 と一体に構成された不揮発
性メモリ素子Ｑ1 〜Ｑ20 とからなるメモリアレイを有
する半導体集積回路装置において、前記メモリアレイ端
におけるワード線Ｗ1 乃至Ｗ4 の端部の上部を前記ワー
ド線Ｗ1乃至Ｗ4 よりも上層の導体層１１によって被覆
した。
装置において、メモリアレイ端部のパッシベーション膜
を通じて汚染や水分が侵入するのを防止する。 【構成】 ワード線Ｗ1 乃至Ｗ4 と、ワード線Ｗ1 乃至
Ｗ4 に交差して設けられたデータ線Ｄ1 〜Ｄ5 と、その
一部がワード線Ｗ1 乃至Ｗ4 と一体に構成された不揮発
性メモリ素子Ｑ1 〜Ｑ20 とからなるメモリアレイを有
する半導体集積回路装置において、前記メモリアレイ端
におけるワード線Ｗ1 乃至Ｗ4 の端部の上部を前記ワー
ド線Ｗ1乃至Ｗ4 よりも上層の導体層１１によって被覆
した。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、不揮発性メモリ素子を有する半導体集積回
路装置に適用して有効な技術に関するものである。
関し、特に、不揮発性メモリ素子を有する半導体集積回
路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】フローティングゲートに蓄積された電荷
量に対応して情報の記憶を行うＥＰＲＯＭ、ＥＥＰＲＯ
Ｍなどの不揮発性メモリ素子は、電気的に情報の書込み
または消去が可能であることから、メモリ単体の製品と
して使用されるのみならず、１チップマイクロコンピュ
ータに搭載されてデータＲＯＭとしても広く使用されて
いる。
量に対応して情報の記憶を行うＥＰＲＯＭ、ＥＥＰＲＯ
Ｍなどの不揮発性メモリ素子は、電気的に情報の書込み
または消去が可能であることから、メモリ単体の製品と
して使用されるのみならず、１チップマイクロコンピュ
ータに搭載されてデータＲＯＭとしても広く使用されて
いる。
【０００３】図１２、図１３に示すように、これらの不
揮発性メモリ素子は、アレイ状に配列されて使用され
る。図１２は、ＥＰＲＯＭのメモリアレイの平面図を示
し、図の左側がメモリアレイの端部、右側に図示しない
ワード線駆動回路があり、下側に図示しないデータ線駆
動回路がある。また、図１３は、図１２のＸIII −ＸII
I 線方向（ワード線に平行方向）の断面図である。
揮発性メモリ素子は、アレイ状に配列されて使用され
る。図１２は、ＥＰＲＯＭのメモリアレイの平面図を示
し、図の左側がメモリアレイの端部、右側に図示しない
ワード線駆動回路があり、下側に図示しないデータ線駆
動回路がある。また、図１３は、図１２のＸIII −ＸII
I 線方向（ワード線に平行方向）の断面図である。
【０００４】メモリアレイは、複数のワード線Ｗ1 乃至
Ｗ4 と、ワード線Ｗ1 乃至Ｗ4 に交差するように設けら
れた複数のデータ線Ｄ1 乃至Ｄ5 とから構成される。ワ
ード線Ｗ1 乃至Ｗ4 とデータ線Ｄ1 乃至Ｄ5 との交差部
には、メモリ素子Ｑ1 乃至Ｑ20が配置されている。
Ｗ4 と、ワード線Ｗ1 乃至Ｗ4 に交差するように設けら
れた複数のデータ線Ｄ1 乃至Ｄ5 とから構成される。ワ
ード線Ｗ1 乃至Ｗ4 とデータ線Ｄ1 乃至Ｄ5 との交差部
には、メモリ素子Ｑ1 乃至Ｑ20が配置されている。
【０００５】メモリ素子Ｑ1 乃至Ｑ20はｐ- 型半導体基
板１の一主面に形成され、ゲート絶縁膜４、フローティ
ングゲート５、層間絶縁膜６およびワード線Ｗ1 乃至Ｗ
4 と一体に構成されたコントロールゲート７から構成さ
れる。メモリ素子Ｑ1 乃至Ｑ20は、厚いフィールド絶縁
膜２とｐ型チャネルストッパ層３とにより各々分離され
ている。
板１の一主面に形成され、ゲート絶縁膜４、フローティ
ングゲート５、層間絶縁膜６およびワード線Ｗ1 乃至Ｗ
4 と一体に構成されたコントロールゲート７から構成さ
れる。メモリ素子Ｑ1 乃至Ｑ20は、厚いフィールド絶縁
膜２とｐ型チャネルストッパ層３とにより各々分離され
ている。
【０００６】データ線Ｄ1 乃至Ｄ5 は、層間絶縁膜９に
形成されたコンタクトホール１０を介してメモリ素子Ｑ
1 乃至Ｑ20のドレインを構成するｎ型の半導体領域８に
接続されている。データ線Ｄ1 乃至Ｄ5 の所定本数毎
（同図では４本毎）に、データ線Ｄ1 乃至Ｄ5 と並行に
ソース線Ｓ1 乃至Ｓ2 が設けられている。
形成されたコンタクトホール１０を介してメモリ素子Ｑ
1 乃至Ｑ20のドレインを構成するｎ型の半導体領域８に
接続されている。データ線Ｄ1 乃至Ｄ5 の所定本数毎
（同図では４本毎）に、データ線Ｄ1 乃至Ｄ5 と並行に
ソース線Ｓ1 乃至Ｓ2 が設けられている。
【０００７】ソース線Ｓ1 乃至Ｓ2 は、コンタクトホー
ル１０を介してメモリ素子Ｑ1 乃至Ｑ20のソースを構成
するｎ型の半導体領域８からなるソースラインＳｌ1 乃
至Ｓｌ3 に接続されている。また、メモリアレイは、パ
ッシベーション膜１０１によって上部を保護されてい
る。
ル１０を介してメモリ素子Ｑ1 乃至Ｑ20のソースを構成
するｎ型の半導体領域８からなるソースラインＳｌ1 乃
至Ｓｌ3 に接続されている。また、メモリアレイは、パ
ッシベーション膜１０１によって上部を保護されてい
る。
【０００８】
【発明が解決しようとする課題】高集積化のためにメモ
リ素子を微細化していくと、前記図１２、図１３に示す
従来のメモリアレイでは、下記の問題が生ずる。
リ素子を微細化していくと、前記図１２、図１３に示す
従来のメモリアレイでは、下記の問題が生ずる。
【０００９】メモリ素子の微細化は、ゲート絶縁膜およ
び層間絶縁膜を薄膜化し、ゲート長およびゲート幅を縮
小することによって行う。ところが、ワード線やデータ
線を構成する導体層の膜厚は、絶縁膜の薄膜化やゲート
の縮小と同じ割合で薄膜化することはできない。
び層間絶縁膜を薄膜化し、ゲート長およびゲート幅を縮
小することによって行う。ところが、ワード線やデータ
線を構成する導体層の膜厚は、絶縁膜の薄膜化やゲート
の縮小と同じ割合で薄膜化することはできない。
【００１０】これは、ワード線やデータ線を構成する導
体層を薄膜化すると、寄生抵抗が増大してワード線やデ
ータ線の遅延が増加し、高速化が実現できなくなるから
である。この結果、横方向のサイズに対する縦方向のサ
イズ比は、メモリ素子の微細化と共に大きくなる。つま
り、相対的な段差が大きくなる。
体層を薄膜化すると、寄生抵抗が増大してワード線やデ
ータ線の遅延が増加し、高速化が実現できなくなるから
である。この結果、横方向のサイズに対する縦方向のサ
イズ比は、メモリ素子の微細化と共に大きくなる。つま
り、相対的な段差が大きくなる。
【００１１】前記図１２、図１３に示す従来のメモリア
レイにおいては、メモリアレイの内部は、メモリ素子Ｑ
1 乃至Ｑ20が密に配列されているのに対し、ソース線Ｓ
1 乃至Ｓ2 の配置されたメモリアレイ端では、メモリ素
子Ｑ1 乃至Ｑ20が密状態から粗状態に急激に変化する。
レイにおいては、メモリアレイの内部は、メモリ素子Ｑ
1 乃至Ｑ20が密に配列されているのに対し、ソース線Ｓ
1 乃至Ｓ2 の配置されたメモリアレイ端では、メモリ素
子Ｑ1 乃至Ｑ20が密状態から粗状態に急激に変化する。
【００１２】データ線Ｄ1 乃至Ｄ5 またはソース線Ｓ1
乃至Ｓ2 の下部は、ＰＳＧまたはＢＰＳＧなどの層間絶
縁膜９により平坦化を行っている。メモリ素子Ｑ1 乃至
Ｑ20が密に配列されたメモリアレイ内部は比較的平坦性
も良く、また、層間絶縁膜９も厚い。ところが、メモリ
アレイ端の粗の領域では層間絶縁膜９の平坦性も悪く、
また、その膜厚も薄くなってしまう。つまり、メモリア
レイ端では本来の段差であるワード線Ｗ1 乃至Ｗ4 の段
差がさらに大きくなる。
乃至Ｓ2 の下部は、ＰＳＧまたはＢＰＳＧなどの層間絶
縁膜９により平坦化を行っている。メモリ素子Ｑ1 乃至
Ｑ20が密に配列されたメモリアレイ内部は比較的平坦性
も良く、また、層間絶縁膜９も厚い。ところが、メモリ
アレイ端の粗の領域では層間絶縁膜９の平坦性も悪く、
また、その膜厚も薄くなってしまう。つまり、メモリア
レイ端では本来の段差であるワード線Ｗ1 乃至Ｗ4 の段
差がさらに大きくなる。
【００１３】また、メモリマット端では、ワード線Ｗ1
乃至Ｗ4の端部に隣接してソース線Ｓ1 乃至Ｓ2 が配置
されているので、段差はさらに大きくなる。
乃至Ｗ4の端部に隣接してソース線Ｓ1 乃至Ｓ2 が配置
されているので、段差はさらに大きくなる。
【００１４】パッシベーション膜１０１は、低温ＣＶＤ
法またはプラズマＣＶＤ法で形成された酸化珪素膜また
は窒化珪素膜あるいはこれらの複合膜で構成されてい
る。このようなＣＶＤ膜は、段差の大きな領域でその膜
質が悪くなることは良く知られている。
法またはプラズマＣＶＤ法で形成された酸化珪素膜また
は窒化珪素膜あるいはこれらの複合膜で構成されてい
る。このようなＣＶＤ膜は、段差の大きな領域でその膜
質が悪くなることは良く知られている。
【００１５】前記図１２の矢印で示すメモリアレイ端
は、前述したように段差が他よりも大きいので、パッシ
ベーション膜１０１の膜質が悪くなる。また、膜質が悪
いので、パッケージ封止時などにおける機械的ストレス
により、微細なクラックがパッシベーション膜１０１に
形成される。厳しい場合には、このクラックは、隣接す
る不揮発性メモリ素子Ｑ1 乃至Ｑ20の層間絶縁膜９や、
半導体基板１にまで達する。
は、前述したように段差が他よりも大きいので、パッシ
ベーション膜１０１の膜質が悪くなる。また、膜質が悪
いので、パッケージ封止時などにおける機械的ストレス
により、微細なクラックがパッシベーション膜１０１に
形成される。厳しい場合には、このクラックは、隣接す
る不揮発性メモリ素子Ｑ1 乃至Ｑ20の層間絶縁膜９や、
半導体基板１にまで達する。
【００１６】この結果、パッシベーション膜１０１外部
の汚染や水分が微細なクラックを通ってメモリアレイ端
近傍のメモリ素子に達する場合が発生する。この汚染や
水分がフローティングゲート５に達するとデータ保持特
性が悪化する。
の汚染や水分が微細なクラックを通ってメモリアレイ端
近傍のメモリ素子に達する場合が発生する。この汚染や
水分がフローティングゲート５に達するとデータ保持特
性が悪化する。
【００１７】これは、第一には、汚染や水分によって絶
縁膜の電気抵抗が減少し、フローティングゲート５の電
荷が逃げ易くなるからである。第二には、汚染や水分に
よって絶縁膜中に正電荷が発生する場合である。この場
合には、フローティングゲート５中の電荷が負電荷であ
る電子であることから、正味の負電荷が減少するためで
ある。
縁膜の電気抵抗が減少し、フローティングゲート５の電
荷が逃げ易くなるからである。第二には、汚染や水分に
よって絶縁膜中に正電荷が発生する場合である。この場
合には、フローティングゲート５中の電荷が負電荷であ
る電子であることから、正味の負電荷が減少するためで
ある。
【００１８】また、微細化によってフローティングゲー
ト５中に蓄積される電荷量も減少する。フローティング
ゲート５中の電荷量（Ｎ）は、次式で表される。
ト５中に蓄積される電荷量も減少する。フローティング
ゲート５中の電荷量（Ｎ）は、次式で表される。
【００１９】
【数１】
【００２０】 ここに、 ε：層間絶縁膜６の誘電率 Ｌ：フローティングゲート５のゲート長 Ｗ：フローティングゲート５のゲート幅 ｔOX：層間絶縁膜６の膜厚 ΔＶTH：コントロールゲート７から見た情報の書込みま
たは消去前後のしきい値の変化量 ｅ：電荷素量 半導体メモリを微細化するときのスケーリング係数をＫ
（ただし、Ｋ＞１）とすれば、Ｌ、ＷおよびｔOXは、１
／Ｋになる。通常、素子を微細化してもΔＶTHはほぼ同
じに値に設定しているので、ΔＶTHを一定とすれば、微
細化前の電荷量の比は、Ｎ（微細化後）／Ｎ（微細化
前）＝１／Ｋになる。
たは消去前後のしきい値の変化量 ｅ：電荷素量 半導体メモリを微細化するときのスケーリング係数をＫ
（ただし、Ｋ＞１）とすれば、Ｌ、ＷおよびｔOXは、１
／Ｋになる。通常、素子を微細化してもΔＶTHはほぼ同
じに値に設定しているので、ΔＶTHを一定とすれば、微
細化前の電荷量の比は、Ｎ（微細化後）／Ｎ（微細化
前）＝１／Ｋになる。
【００２１】すなわち、微細化により、フローティング
ゲート５に蓄積される電荷量（Ｎ）は減少する。この結
果、メモリアレイ端から侵入した汚染または水分の量が
同じであっても、その影響はさらに大きくなってしま
う。
ゲート５に蓄積される電荷量（Ｎ）は減少する。この結
果、メモリアレイ端から侵入した汚染または水分の量が
同じであっても、その影響はさらに大きくなってしま
う。
【００２２】そこで、本発明の目的は、不揮発性メモリ
素子を有する半導体集積回路装置において、パッシベー
ション膜の外部からの汚染または水分の侵入を防止する
ことのできる技術を提供することにある。
素子を有する半導体集積回路装置において、パッシベー
ション膜の外部からの汚染または水分の侵入を防止する
ことのできる技術を提供することにある。
【００２３】本発明の前記ならびにその他の目的と新規
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
【００２４】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００２５】(1) 複数のワード線と、前記ワード線に交
差して設けられたデータ線と、その一部が前記ワード線
と一体に構成されたメモリ素子とからなるメモリアレイ
を有する半導体集積回路装置において、前記メモリアレ
イ端におけるワード線端部の上部を前記ワード線よりも
上層の導体層で被覆した構成とする。
差して設けられたデータ線と、その一部が前記ワード線
と一体に構成されたメモリ素子とからなるメモリアレイ
を有する半導体集積回路装置において、前記メモリアレ
イ端におけるワード線端部の上部を前記ワード線よりも
上層の導体層で被覆した構成とする。
【００２６】(2) 前記(1) の半導体集積回路装置におい
て、前記導体層の線幅をデータ線の線幅よりも大きくす
る。
て、前記導体層の線幅をデータ線の線幅よりも大きくす
る。
【００２７】(3) 前記(1) の半導体集積回路装置におい
て、前記導体層を、データ線を構成する導体層と同一の
導体層で構成し、かつ所定電位に固定する。
て、前記導体層を、データ線を構成する導体層と同一の
導体層で構成し、かつ所定電位に固定する。
【００２８】
【作用】上記した手段(1) によれば、メモリアレイ端に
おけるワード線端部の段差を低減することができるの
で、段差部におけるパッシベーション膜の膜質の劣化や
微小クラックの発生を防止でき、パッシベーション膜外
部からの汚染や水分の侵入を防止することができる。
おけるワード線端部の段差を低減することができるの
で、段差部におけるパッシベーション膜の膜質の劣化や
微小クラックの発生を防止でき、パッシベーション膜外
部からの汚染や水分の侵入を防止することができる。
【００２９】この結果、データ保持特性の悪化を回避す
ることができるので、半導体集積回路装置の信頼性が向
上する。
ることができるので、半導体集積回路装置の信頼性が向
上する。
【００３０】上記した手段(2) によれば、導体層の線幅
をデータ線の線幅よりも大きくすることにより、ワード
線と導体層との合わせずれが生じても、常にワード線端
部を被覆することができる。
をデータ線の線幅よりも大きくすることにより、ワード
線と導体層との合わせずれが生じても、常にワード線端
部を被覆することができる。
【００３１】上記した手段(3) によれば、導体層とデー
タ線とを同一導体層で構成することにより、製造工程を
増加させることなく導体層を形成することができる。
タ線とを同一導体層で構成することにより、製造工程を
増加させることなく導体層を形成することができる。
【００３２】
【実施例１】本発明の一実施例である半導体集積回路装
置に搭載された不揮発性メモリ素子からなるメモリアレ
イを図１乃至図３に示す。図１は、メモリアレイの平面
図を示し、図中の左側がメモリアレイの端部、右側に図
示しないワード線駆動回路があり、下側に図示しないデ
ータ線駆動回路がある。また、図２は、図１のII−II線
方向（ワード線に平行方向）の断面図であり、図３は、
メモリアレイの端部を拡大して示す断面図である。
置に搭載された不揮発性メモリ素子からなるメモリアレ
イを図１乃至図３に示す。図１は、メモリアレイの平面
図を示し、図中の左側がメモリアレイの端部、右側に図
示しないワード線駆動回路があり、下側に図示しないデ
ータ線駆動回路がある。また、図２は、図１のII−II線
方向（ワード線に平行方向）の断面図であり、図３は、
メモリアレイの端部を拡大して示す断面図である。
【００３３】メモリアレイは、複数のワード線Ｗ1 乃至
Ｗ4 と、ワード線Ｗ1 乃至Ｗ4 に交差するように設けら
れた複数のデータ線Ｄ1 乃至Ｄ5 とから構成されてい
る。ワード線Ｗ1 乃至Ｗ4 とデータ線Ｄ1 乃至Ｄ5との
交差部には、不揮発性メモリ素子Ｑ1 乃至Ｑ20が配置さ
れている。
Ｗ4 と、ワード線Ｗ1 乃至Ｗ4 に交差するように設けら
れた複数のデータ線Ｄ1 乃至Ｄ5 とから構成されてい
る。ワード線Ｗ1 乃至Ｗ4 とデータ線Ｄ1 乃至Ｄ5との
交差部には、不揮発性メモリ素子Ｑ1 乃至Ｑ20が配置さ
れている。
【００３４】不揮発性メモリ素子Ｑ1 乃至Ｑ20はｐ- 型
半導体基板１の一主面に形成され、ゲート絶縁膜４、フ
ローティングゲート５、層間絶縁膜６およびワード線Ｗ
1 乃至Ｗ4 と一体に構成されたコントロールゲートから
構成されている。不揮発性メモリ素子Ｑ1 乃至Ｑ20は、
厚いフィールド絶縁膜２とｐ型のチャネルストッパ層３
とにより各々分離されている。
半導体基板１の一主面に形成され、ゲート絶縁膜４、フ
ローティングゲート５、層間絶縁膜６およびワード線Ｗ
1 乃至Ｗ4 と一体に構成されたコントロールゲートから
構成されている。不揮発性メモリ素子Ｑ1 乃至Ｑ20は、
厚いフィールド絶縁膜２とｐ型のチャネルストッパ層３
とにより各々分離されている。
【００３５】データ線Ｄ1 乃至Ｄ5 は、層間絶縁膜９に
形成されたコンタクトホール１０を介して不揮発性メモ
リ素子Ｑ1 乃至Ｑ20のドレインを構成するｎ型の半導体
領域８に接続されている。データ線Ｄ1 乃至Ｄ5 の所定
本数毎（同図では４本毎）に、データ線Ｄ1 乃至Ｄ5 と
並行にソース線Ｓ1 乃至Ｓ2 が設けられている。
形成されたコンタクトホール１０を介して不揮発性メモ
リ素子Ｑ1 乃至Ｑ20のドレインを構成するｎ型の半導体
領域８に接続されている。データ線Ｄ1 乃至Ｄ5 の所定
本数毎（同図では４本毎）に、データ線Ｄ1 乃至Ｄ5 と
並行にソース線Ｓ1 乃至Ｓ2 が設けられている。
【００３６】ソース線Ｓ1 乃至Ｓ2 は、コンタクトホー
ル１０を介して不揮発性メモリ素子Ｑ1 乃至Ｑ20のソー
スを構成するｎ型の半導体領域８からなるソースライン
Ｓｌ1 乃至Ｓｌ3 に接続されている。また、メモリアレ
イは、パッシベーション膜１０１によって上部を保護さ
れている。
ル１０を介して不揮発性メモリ素子Ｑ1 乃至Ｑ20のソー
スを構成するｎ型の半導体領域８からなるソースライン
Ｓｌ1 乃至Ｓｌ3 に接続されている。また、メモリアレ
イは、パッシベーション膜１０１によって上部を保護さ
れている。
【００３７】本実施例では、ゲート絶縁膜４は、半導体
基板１の熱酸化膜であり、１０乃至２０nmの膜厚を有し
ている。フローティングゲート５は、リンなどの不純物
を導入して低抵抗化した多結晶シリコン膜であり、２０
０乃至３００nmの膜厚を有している。
基板１の熱酸化膜であり、１０乃至２０nmの膜厚を有し
ている。フローティングゲート５は、リンなどの不純物
を導入して低抵抗化した多結晶シリコン膜であり、２０
０乃至３００nmの膜厚を有している。
【００３８】層間絶縁膜６は、多結晶シリコン膜から構
成されたフローティングゲート５の熱酸化膜、またはこ
の熱酸化膜と窒化珪素膜との積層膜であり、２０乃至３
０nmの膜厚を有している。コントロールゲート７は、リ
ンなどの不純物を導入して低抵抗化した多結晶シリコン
膜、またはこの多結晶シリコン膜およびその上部に堆積
された高融点金属とシリコン膜との化合物からなるシリ
サイド膜の積層膜であり、３００乃至５００nmの膜厚を
有している。
成されたフローティングゲート５の熱酸化膜、またはこ
の熱酸化膜と窒化珪素膜との積層膜であり、２０乃至３
０nmの膜厚を有している。コントロールゲート７は、リ
ンなどの不純物を導入して低抵抗化した多結晶シリコン
膜、またはこの多結晶シリコン膜およびその上部に堆積
された高融点金属とシリコン膜との化合物からなるシリ
サイド膜の積層膜であり、３００乃至５００nmの膜厚を
有している。
【００３９】層間絶縁膜９は、ＣＶＤ法による酸化珪
素、ＰＳＧ膜またはＢＰＳＧ膜もしくはこれらの積層膜
であり、４００乃至６００nmの膜厚を有している。デー
タ線Ｄ1 乃至Ｄ5 、ソース線Ｓ1 乃至Ｓ2 は、アルミニ
ウムまたはこれに銅などを添加した導体層１１からな
り、各々５００乃至１０００nmの膜厚を有している。
素、ＰＳＧ膜またはＢＰＳＧ膜もしくはこれらの積層膜
であり、４００乃至６００nmの膜厚を有している。デー
タ線Ｄ1 乃至Ｄ5 、ソース線Ｓ1 乃至Ｓ2 は、アルミニ
ウムまたはこれに銅などを添加した導体層１１からな
り、各々５００乃至１０００nmの膜厚を有している。
【００４０】パッシベーション膜１０１は、プラズマＣ
ＶＤ法で形成された酸化珪素膜または窒化珪素膜もしく
はこれらの積層膜であり、８００乃至１２００nmの膜厚
を有している。
ＶＤ法で形成された酸化珪素膜または窒化珪素膜もしく
はこれらの積層膜であり、８００乃至１２００nmの膜厚
を有している。
【００４１】本実施例においては、メモリアレイ端に配
置されたソース線Ｓ1 がワード線Ｗ1 乃至Ｗ4 のそれぞ
れの端部を覆うように、メモリマット端の方向（図の左
側方向）に延在されている。
置されたソース線Ｓ1 がワード線Ｗ1 乃至Ｗ4 のそれぞ
れの端部を覆うように、メモリマット端の方向（図の左
側方向）に延在されている。
【００４２】これにより、メモリマット端の全段差量が
同じであっても、各々の領域における段差が低減され
る。すなわち、従来技術では、ワード線Ｗ1 及至Ｗ4 の
端部の段差量は、ワード線Ｗ1 乃至Ｗ4 の膜厚とソース
線Ｓ1 の膜厚との合計に相当し、例えば８００乃至１５
００nmの段差が存在した。
同じであっても、各々の領域における段差が低減され
る。すなわち、従来技術では、ワード線Ｗ1 及至Ｗ4 の
端部の段差量は、ワード線Ｗ1 乃至Ｗ4 の膜厚とソース
線Ｓ1 の膜厚との合計に相当し、例えば８００乃至１５
００nmの段差が存在した。
【００４３】これに対し、本実施例では、ワード線Ｗ1
乃至Ｗ4の端部の段差量は、ワード線Ｗ1 乃至Ｗ4 の膜
厚である３００乃至５００nmに、また、ソース線Ｓ1 の
端部の段差量は、ソース線Ｓ1 の膜厚である５００乃至
１０００nmにそれぞれ低減される。
乃至Ｗ4の端部の段差量は、ワード線Ｗ1 乃至Ｗ4 の膜
厚である３００乃至５００nmに、また、ソース線Ｓ1 の
端部の段差量は、ソース線Ｓ1 の膜厚である５００乃至
１０００nmにそれぞれ低減される。
【００４４】この結果、メモリマット端におけるパッシ
ベーション膜１０１の段差が低減されるので、段差部に
おけるパッシベーション膜１０１の膜質の劣化や微小ク
ラックの発生を防止することができる。
ベーション膜１０１の段差が低減されるので、段差部に
おけるパッシベーション膜１０１の膜質の劣化や微小ク
ラックの発生を防止することができる。
【００４５】これにより、上記段差部からの汚染や水分
の侵入を防止することができるので、不揮発性メモリ素
子の信頼性を向上させることができる。また、メモリマ
ット端のワード線Ｗ1 乃至Ｗ4 の段差部をアルミニウム
などで構成されたソース線Ｓ1 で覆っていることから、
たとえパッシベーション膜１０１の段差部で膜質が劣化
し、あるいは微小クラックが発生し、これによって汚染
や水分が侵入したとしても、上記ソース線Ｓ1 が汚染や
水分のストッパ層として作用するので、不揮発性メモリ
素子Ｑ1 乃至Ｑ20の信頼性をさらに向上させることがで
きる。
の侵入を防止することができるので、不揮発性メモリ素
子の信頼性を向上させることができる。また、メモリマ
ット端のワード線Ｗ1 乃至Ｗ4 の段差部をアルミニウム
などで構成されたソース線Ｓ1 で覆っていることから、
たとえパッシベーション膜１０１の段差部で膜質が劣化
し、あるいは微小クラックが発生し、これによって汚染
や水分が侵入したとしても、上記ソース線Ｓ1 が汚染や
水分のストッパ層として作用するので、不揮発性メモリ
素子Ｑ1 乃至Ｑ20の信頼性をさらに向上させることがで
きる。
【００４６】さらに、ソース線Ｓ1 を延在してワード線
Ｗ1 乃至Ｗ4 の端部を覆うようにしたので、ワード線Ｗ
1 乃至Ｗ4 の端部を覆うための特別な層が不要となり、
製造工程を増加させることがない。
Ｗ1 乃至Ｗ4 の端部を覆うようにしたので、ワード線Ｗ
1 乃至Ｗ4 の端部を覆うための特別な層が不要となり、
製造工程を増加させることがない。
【００４７】ソース線Ｓ1 を延在長は、次のようにして
決めることができる。すなわち、図３にメモリマット端
の段差構造を示すように、ワード線Ｗ1 乃至Ｗ4 の膜
厚、絶縁膜の膜厚、ソース線Ｓ1 の膜厚およびパッシベ
ーション膜１０１の膜厚をそれぞれｔ1,ｔ2,ｔ3,ｔ4 と
する。
決めることができる。すなわち、図３にメモリマット端
の段差構造を示すように、ワード線Ｗ1 乃至Ｗ4 の膜
厚、絶縁膜の膜厚、ソース線Ｓ1 の膜厚およびパッシベ
ーション膜１０１の膜厚をそれぞれｔ1,ｔ2,ｔ3,ｔ4 と
する。
【００４８】このとき、ワード線Ｗ1 乃至Ｗ4 の端部か
らパッシベーション膜１０１の端部までの距離は、段差
がワード線Ｗ1 乃至Ｗ4 の膜厚のみであるとすれば、ｔ
1 ＋ｔ2 ＋ｔ3 ＋ｔ4 となる。
らパッシベーション膜１０１の端部までの距離は、段差
がワード線Ｗ1 乃至Ｗ4 の膜厚のみであるとすれば、ｔ
1 ＋ｔ2 ＋ｔ3 ＋ｔ4 となる。
【００４９】そして、製造工程中のワード線Ｗ1 乃至Ｗ
4 とソース線Ｓ1 との合わせ精度をｌとすれば、必要な
延在長（Ｌ）は、Ｌ＝ｔ1 ＋ｔ2 ＋ｔ3 ＋ｔ4 ＋ｌとな
る。
4 とソース線Ｓ1 との合わせ精度をｌとすれば、必要な
延在長（Ｌ）は、Ｌ＝ｔ1 ＋ｔ2 ＋ｔ3 ＋ｔ4 ＋ｌとな
る。
【００５０】例えばｌ＝0.５μｍとすると、本実施例で
は、Ｌ＝1.５乃至2.８μｍとなる。
は、Ｌ＝1.５乃至2.８μｍとなる。
【００５１】
【実施例２】本発明の他の実施例である半導体集積回路
装置に搭載された不揮発性メモリ素子からなるメモリア
レイを図４、図５に示す。図４は、メモリアレイの平面
図を示し、図中の左側がメモリアレイの端部、右側に図
示しないワード線駆動回路があり、下側に図示しないデ
ータ線駆動回路がある。また、図５は、図４のＶ−Ｖ線
方向（ワード線に平行方向）の断面図である。
装置に搭載された不揮発性メモリ素子からなるメモリア
レイを図４、図５に示す。図４は、メモリアレイの平面
図を示し、図中の左側がメモリアレイの端部、右側に図
示しないワード線駆動回路があり、下側に図示しないデ
ータ線駆動回路がある。また、図５は、図４のＶ−Ｖ線
方向（ワード線に平行方向）の断面図である。
【００５２】本実施例では、メモリマット端のワード線
Ｗ1 乃至Ｗ4 の端部は、前記実施例１と同様にソース線
Ｓ1 を延在することによって覆われており、さらにこの
ソース線Ｓ1 は、メモリマットの周囲に配置されたＧＮ
Ｄ線であるＶSSに接続されている。
Ｗ1 乃至Ｗ4 の端部は、前記実施例１と同様にソース線
Ｓ1 を延在することによって覆われており、さらにこの
ソース線Ｓ1 は、メモリマットの周囲に配置されたＧＮ
Ｄ線であるＶSSに接続されている。
【００５３】本実施例によれば、メモリマット端のソー
ス線Ｓ1 の段差も低減することができるので、不揮発性
メモリ素子Ｑ1 乃至Ｑ20の信頼性をさらに向上させるこ
とができる。
ス線Ｓ1 の段差も低減することができるので、不揮発性
メモリ素子Ｑ1 乃至Ｑ20の信頼性をさらに向上させるこ
とができる。
【００５４】
【実施例３】本発明の他の実施例である半導体集積回路
装置に搭載された不揮発性メモリ素子からなるメモリア
レイを図６、図７に示す。図６は、メモリアレイの平面
図を示し、図中の左側がメモリアレイの端部、右側に図
示しないワード線駆動回路があり、下側に図示しないデ
ータ線駆動回路がある。また、図７は、図６のＶII−Ｖ
II線方向（ワード線に平行方向）の断面図である。
装置に搭載された不揮発性メモリ素子からなるメモリア
レイを図６、図７に示す。図６は、メモリアレイの平面
図を示し、図中の左側がメモリアレイの端部、右側に図
示しないワード線駆動回路があり、下側に図示しないデ
ータ線駆動回路がある。また、図７は、図６のＶII−Ｖ
II線方向（ワード線に平行方向）の断面図である。
【００５５】本実施例では、ダミーのデータ線ｄ1 乃至
ｄ4 に接続されたダミーの不揮発性メモリ素子ｑ1 〜ｑ
16 がメモリアレイ端に接続されている。ダミーのデー
タ線ｄ1 乃至ｄ4 は、図示しないＶSS（ＧＮＤ線）また
はＶCC（駆動電圧）に接続されている。
ｄ4 に接続されたダミーの不揮発性メモリ素子ｑ1 〜ｑ
16 がメモリアレイ端に接続されている。ダミーのデー
タ線ｄ1 乃至ｄ4 は、図示しないＶSS（ＧＮＤ線）また
はＶCC（駆動電圧）に接続されている。
【００５６】ダミーの不揮発性メモリ素子ｑ1 〜ｑ16
は、不揮発性メモリ素子Ｑ1 乃至Ｑ4 と実質的に同一の
構造であるが、ダミーのデータ線ｄ1 乃至ｄ4 の電位が
固定されているので、不揮発性メモリ素子としての動作
はしない。
は、不揮発性メモリ素子Ｑ1 乃至Ｑ4 と実質的に同一の
構造であるが、ダミーのデータ線ｄ1 乃至ｄ4 の電位が
固定されているので、不揮発性メモリ素子としての動作
はしない。
【００５７】このようなダミーのデータ線ｄ1 乃至ｄ4
は、製造工程中にメモリマット端で発生する寸法や形状
のばらつきを抑制するために使用される。
は、製造工程中にメモリマット端で発生する寸法や形状
のばらつきを抑制するために使用される。
【００５８】本実施例では、ダミーのデータ線ｄ1 乃至
ｄ4 の端部に配置されたソース線Ｓ1 を延在してワード
線Ｗ1 乃至Ｗ4 の端部を覆った構造としているので、情
報の記憶を実際に行う不揮発性メモリ素子Ｑ1 乃至Ｑ4
とメモリマット端のワード線端部との間の距離が長くな
り、前記実施例よりも信頼性はさらに向上する。
ｄ4 の端部に配置されたソース線Ｓ1 を延在してワード
線Ｗ1 乃至Ｗ4 の端部を覆った構造としているので、情
報の記憶を実際に行う不揮発性メモリ素子Ｑ1 乃至Ｑ4
とメモリマット端のワード線端部との間の距離が長くな
り、前記実施例よりも信頼性はさらに向上する。
【００５９】なお、本実施例において、メモリマット端
にはソース線を設けず、ダミーのデータ線ｄ1 を延在し
てワード線Ｗ1 乃至Ｗ4 の端部を覆う構造としてもよ
い。
にはソース線を設けず、ダミーのデータ線ｄ1 を延在し
てワード線Ｗ1 乃至Ｗ4 の端部を覆う構造としてもよ
い。
【００６０】
【実施例４】本発明の他の実施例である半導体集積回路
装置に搭載された不揮発性メモリ素子からなるメモリア
レイを図８、図９に示す。図８は、メモリアレイの平面
図を示し、図中の左側がメモリアレイの端部、右側に図
示しないワード線駆動回路があり、下側に図示しないデ
ータ線駆動回路がある。また、図９は、図８の IＸ−I
Ｘ線方向（ワード線に平行方向）の断面図である。
装置に搭載された不揮発性メモリ素子からなるメモリア
レイを図８、図９に示す。図８は、メモリアレイの平面
図を示し、図中の左側がメモリアレイの端部、右側に図
示しないワード線駆動回路があり、下側に図示しないデ
ータ線駆動回路がある。また、図９は、図８の IＸ−I
Ｘ線方向（ワード線に平行方向）の断面図である。
【００６１】本実施例では、配線層が多層構造となって
いる。すなわち、第一の導体層１１で不揮発性メモリ素
子Ｑ1 乃至Ｑ20のデータ線Ｄ1 乃至Ｄ5 と図示しない周
辺回路との配線を行い、第二の導体層１４で図示しない
周辺回路とＶSS（ＧＮＤ線）やＶCC（駆動電圧）との配
線を行っている。
いる。すなわち、第一の導体層１１で不揮発性メモリ素
子Ｑ1 乃至Ｑ20のデータ線Ｄ1 乃至Ｄ5 と図示しない周
辺回路との配線を行い、第二の導体層１４で図示しない
周辺回路とＶSS（ＧＮＤ線）やＶCC（駆動電圧）との配
線を行っている。
【００６２】第一の導体層１１と第二の導体層１４との
間の層間絶縁膜１２は、プラズマＣＶＤ法で形成した酸
化珪素膜または窒化珪素膜とスピンオングラス膜との積
層膜で構成されている。第二の導体層１４は、第一の導
体層１１と同様、アルミニウムまたはこれに銅などを添
加した導体膜で構成されている。
間の層間絶縁膜１２は、プラズマＣＶＤ法で形成した酸
化珪素膜または窒化珪素膜とスピンオングラス膜との積
層膜で構成されている。第二の導体層１４は、第一の導
体層１１と同様、アルミニウムまたはこれに銅などを添
加した導体膜で構成されている。
【００６３】本実施例のように、多層配線構造を有する
場合においても、ワード線Ｗ1 乃至Ｗ4 の端部は、ソー
ス線Ｓ1 を延在することによって覆われている。この場
合も、第二の導体層１４を延在し、ソース線Ｓ1 と重ね
てワード線Ｗ1 乃至Ｗ4 の端部を覆うようにしてもよ
い。
場合においても、ワード線Ｗ1 乃至Ｗ4 の端部は、ソー
ス線Ｓ1 を延在することによって覆われている。この場
合も、第二の導体層１４を延在し、ソース線Ｓ1 と重ね
てワード線Ｗ1 乃至Ｗ4 の端部を覆うようにしてもよ
い。
【００６４】
【実施例５】本発明の他の実施例である半導体集積回路
装置に搭載された不揮発性メモリ素子からなるメモリア
レイを図１０、図１１に示す。図１０は、メモリアレイ
の平面図を示し、図中の左側がメモリアレイの端部、右
側に図示しないワード線駆動回路があり、下側に図示し
ないデータ線駆動回路がある。また、図１１は、図１０
のＸI −ＸI 線方向（ワード線に平行方向）の断面図で
ある。
装置に搭載された不揮発性メモリ素子からなるメモリア
レイを図１０、図１１に示す。図１０は、メモリアレイ
の平面図を示し、図中の左側がメモリアレイの端部、右
側に図示しないワード線駆動回路があり、下側に図示し
ないデータ線駆動回路がある。また、図１１は、図１０
のＸI −ＸI 線方向（ワード線に平行方向）の断面図で
ある。
【００６５】本実施例においては、ワード線Ｗ1 乃至Ｗ
4 は、データ線Ｄ1 乃至Ｄ5 と交差し、かつワード線Ｗ
1 乃至Ｗ4 の上部に配置されたアルミニウムまたはこれ
に銅などを添加した第二の導体層１４と図示しない領域
で接続されている。すなわち、ワード線Ｗ1 乃至Ｗ
4 は、抵抗の小さい第二の導体層１４にシャントされ、
寄生抵抗が低減されている。
4 は、データ線Ｄ1 乃至Ｄ5 と交差し、かつワード線Ｗ
1 乃至Ｗ4 の上部に配置されたアルミニウムまたはこれ
に銅などを添加した第二の導体層１４と図示しない領域
で接続されている。すなわち、ワード線Ｗ1 乃至Ｗ
4 は、抵抗の小さい第二の導体層１４にシャントされ、
寄生抵抗が低減されている。
【００６６】本実施例においても、ワード線Ｗ1 乃至Ｗ
4 の端部が延在されたソース線Ｓ1 よって覆われている
と共に、ワード線シャント用の第二の導体層１４の端部
がワード線Ｗ1 乃至Ｗ4の端部あるいとソース線Ｓ1 の
端部に隣接しないように配置され、前記実施例と同様に
段差の低減を図っている。
4 の端部が延在されたソース線Ｓ1 よって覆われている
と共に、ワード線シャント用の第二の導体層１４の端部
がワード線Ｗ1 乃至Ｗ4の端部あるいとソース線Ｓ1 の
端部に隣接しないように配置され、前記実施例と同様に
段差の低減を図っている。
【００６７】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
１乃至５に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
１乃至５に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００６８】前記実施例では、不揮発性メモリ素子をメ
モリとして使用する場合について説明したが、不揮発性
メモリ素子を論理関数決定素子として使用したプログラ
マブル・ロジック・アレイに適用してもよい。
モリとして使用する場合について説明したが、不揮発性
メモリ素子を論理関数決定素子として使用したプログラ
マブル・ロジック・アレイに適用してもよい。
【００６９】また、ＤＲＡＭやＳＲＡＭなどの揮発性メ
モリ素子、あるいはフロトックス（ＦＬＯＴＯＸ）型Ｅ
ＥＰＲＯＭやフラッシュメモリなどの他の不揮発性メモ
リ素子に適用してもよい。
モリ素子、あるいはフロトックス（ＦＬＯＴＯＸ）型Ｅ
ＥＰＲＯＭやフラッシュメモリなどの他の不揮発性メモ
リ素子に適用してもよい。
【００７０】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
【００７１】本発明によれば、メモリアレイ端における
ワード線端部の段差を低減することができるので、段差
部におけるパッシベーション膜の膜質の劣化や微小クラ
ックの発生を防止できる。
ワード線端部の段差を低減することができるので、段差
部におけるパッシベーション膜の膜質の劣化や微小クラ
ックの発生を防止できる。
【００７２】これにより、パッシベーション膜外部から
の汚染や水分の侵入を防止することができるので、デー
タ保持特性を向上させることができる。
の汚染や水分の侵入を防止することができるので、デー
タ保持特性を向上させることができる。
【００７３】また、本発明によれば、製造工程を増加さ
せることなく、上記の効果を得ることができる。
せることなく、上記の効果を得ることができる。
【図１】本発明の一実施例である半導体集積回路装置の
要部平面図である。
要部平面図である。
【図２】図１のII−II線における断面図である。
【図３】メモリアレイの端部を拡大して示す断面図であ
る。
る。
【図４】本発明の他の実施例である半導体集積回路装置
の要部平面図である。
の要部平面図である。
【図５】図４のＶ−Ｖ線における断面図である。
【図６】本発明の他の実施例である半導体集積回路装置
の要部平面図である。
の要部平面図である。
【図７】図６のＶII−ＶII線における断面図である。
【図８】本発明の他の実施例である半導体集積回路装置
の要部平面図である。
の要部平面図である。
【図９】図８の IＸ− IＸ線における断面図である。
【図１０】本発明の他の実施例である半導体集積回路装
置の要部平面図である。
置の要部平面図である。
【図１１】図１０のＸI −ＸI 線における断面図であ
る。
る。
【図１２】従来の半導体集積回路装置の要部平面図であ
る。
る。
【図１３】図１２のＸIII −ＸIII 線における断面図で
ある。
ある。
１ 半導体基板 ２ フィールド絶縁膜 ３ チャネルストッパ層 ４ ゲート絶縁膜 ５ フローティングゲート ６ 層間絶縁膜 ７ コントロールゲート ８ 半導体領域 ９ 層間絶縁膜 １０ コンタクトホール １１ 導体層 １２ 層間絶縁膜 １４ 導体層 １０１ パッシベーション膜 Ｄ1 〜Ｄ5 データ線 ｄ1 〜ｄ4 ダミーのデータ線 Ｑ1 〜Ｑ20 不揮発性メモリ素子 ｑ1 〜ｑ16 ダミーの不揮発性メモリ素子 Ｓ1 ，Ｓ2 ソース線 Ｓｌ1 〜Ｓｌ3 ソースライン Ｗ1 〜Ｗ4 ワード線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/31 29/788 29/792 8617−4Ｍ Ｈ０１Ｌ 23/30 Ｄ 8225−4Ｍ 29/78 ３７１
Claims (5)
- 【請求項１】 複数のワード線と、前記ワード線に交差
して設けられたデータ線と、その一部が前記ワード線と
一体に構成されたメモリ素子とからなるメモリアレイを
有する半導体集積回路装置であって、前記メモリアレイ
端におけるワード線端部の上部を前記ワード線よりも上
層の導体層で覆い、前記導体層を絶縁膜で被覆したこと
を特徴とする半導体集積回路装置。 - 【請求項２】 前記導体層は、データ線と並行して設け
られており、かつ前記データ線よりも線幅が大きいこと
を特徴とする請求項１記載の半導体集積回路装置。 - 【請求項３】 前記導体層は、データ線を構成する導体
層と同一の導体層で構成されており、かつ所定電位に固
定されていることを特徴とする請求項１または２記載の
半導体集積回路装置。 - 【請求項４】 前記メモリ素子は、フローティングゲー
トと、ワード線に接続されたコントロールゲートとを備
えた電気的に情報の書込みまたは消去が可能な不揮発性
メモリ素子であることを特徴とする請求項１、２または
３記載の半導体集積回路装置。 - 【請求項５】 プラスチックパッケージに封止されてい
ることを特徴とする請求項１、２、３または４記載の半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3269826A JPH05110039A (ja) | 1991-10-18 | 1991-10-18 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3269826A JPH05110039A (ja) | 1991-10-18 | 1991-10-18 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05110039A true JPH05110039A (ja) | 1993-04-30 |
Family
ID=17477718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3269826A Pending JPH05110039A (ja) | 1991-10-18 | 1991-10-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05110039A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015092633A (ja) * | 2015-01-30 | 2015-05-14 | セイコーエプソン株式会社 | 記憶装置、集積回路装置及び電子機器 |
-
1991
- 1991-10-18 JP JP3269826A patent/JPH05110039A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015092633A (ja) * | 2015-01-30 | 2015-05-14 | セイコーエプソン株式会社 | 記憶装置、集積回路装置及び電子機器 |
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