JPH05102838A - 差動増幅回路 - Google Patents
差動増幅回路Info
- Publication number
- JPH05102838A JPH05102838A JP3259465A JP25946591A JPH05102838A JP H05102838 A JPH05102838 A JP H05102838A JP 3259465 A JP3259465 A JP 3259465A JP 25946591 A JP25946591 A JP 25946591A JP H05102838 A JPH05102838 A JP H05102838A
- Authority
- JP
- Japan
- Prior art keywords
- constant current
- source
- fet
- current source
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Logic Circuits (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 定電流源による電流の導通時に、定電流特性
の安定性を向上して出力の論理レベルの変動を抑制す
る。 【構成】 定電流源用ＦＥＴ５２に直列に接続した制御
用ＦＥＴ５１のゲート・ソース間を制御電圧Ｖｃ１１で
制御して定電流源５０の電流の導通／遮断を行い、導通
時における定電流特性の安定性を向上する。
の安定性を向上して出力の論理レベルの変動を抑制す
る。 【構成】 定電流源用ＦＥＴ５２に直列に接続した制御
用ＦＥＴ５１のゲート・ソース間を制御電圧Ｖｃ１１で
制御して定電流源５０の電流の導通／遮断を行い、導通
時における定電流特性の安定性を向上する。
Description
【０００１】
【産業上の利用分野】本発明は、ＧａＡｓＦＥＴ等のＦ
ＥＴ（電界効果トランジスタ）を用いたソース・カップ
ルドＦＥＴロジック回路（以下、ＳＣＦＬ回路という）
等で構成される差動増幅回路、特に電流の導通／遮断機
能を持つ定電流源を備えた差動増幅回路に関するもので
ある。
ＥＴ（電界効果トランジスタ）を用いたソース・カップ
ルドＦＥＴロジック回路（以下、ＳＣＦＬ回路という）
等で構成される差動増幅回路、特に電流の導通／遮断機
能を持つ定電流源を備えた差動増幅回路に関するもので
ある。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。 文献；昭和６１年度電子通信学会総合全国大会予稿集４
１９、首藤 他「ＧａＡｓ ＬＳＣＦＬ 縦積みゲート
の基本特性」Ｐ．２−１７７ 図２は、前記文献に記載された従来のＳＣＦＬ回路で構
成される差動増幅回路の一構成例を示す回路図である。
例えば次のような文献に記載されるものがあった。 文献；昭和６１年度電子通信学会総合全国大会予稿集４
１９、首藤 他「ＧａＡｓ ＬＳＣＦＬ 縦積みゲート
の基本特性」Ｐ．２−１７７ 図２は、前記文献に記載された従来のＳＣＦＬ回路で構
成される差動増幅回路の一構成例を示す回路図である。
【０００３】この差動増幅回路は、入力信号Ｉ１を入力
する入力端子１、その逆相入力信号Ｉ２を入力する入力
端子２、出力信号Ｏ１を出力する出力端子３、及びその
逆相出力信号Ｏ２を出力する出力端子４、高電位側の電
源電圧Ｖｄ１が印加される電源端子５、及び低電位側の
電源電圧Ｖｓｓ１が印加される電源端子６を有してい
る。そして、入力信号Ｉ１，Ｉ２によりゲート制御され
る一対の駆動用ＦＥＴ１１，１２が設けられ、その各ド
レインが出力端子３，４にそれぞれ接続されると共に、
一対の負荷抵抗１３，１４を介して電源端子５に接続さ
れている。
する入力端子１、その逆相入力信号Ｉ２を入力する入力
端子２、出力信号Ｏ１を出力する出力端子３、及びその
逆相出力信号Ｏ２を出力する出力端子４、高電位側の電
源電圧Ｖｄ１が印加される電源端子５、及び低電位側の
電源電圧Ｖｓｓ１が印加される電源端子６を有してい
る。そして、入力信号Ｉ１，Ｉ２によりゲート制御され
る一対の駆動用ＦＥＴ１１，１２が設けられ、その各ド
レインが出力端子３，４にそれぞれ接続されると共に、
一対の負荷抵抗１３，１４を介して電源端子５に接続さ
れている。
【０００４】各駆動用ＦＥＴ１１，１２のソースが共通
接続され、その共通ソースが定電流源２０に接続されて
いる。定電流源２０は、電流の導通／遮断機能を有し、
ドレインが前記共通ソースに、ソースが電源端子６にそ
れぞれ接続され、制御電圧Ｖｃ１によりゲート制御され
る定電流源用ＦＥＴ２１で構成されている。
接続され、その共通ソースが定電流源２０に接続されて
いる。定電流源２０は、電流の導通／遮断機能を有し、
ドレインが前記共通ソースに、ソースが電源端子６にそ
れぞれ接続され、制御電圧Ｖｃ１によりゲート制御され
る定電流源用ＦＥＴ２１で構成されている。
【０００５】次に、動作を説明する。まず、制御電圧Ｖ
ｃ１がＦＥＴ２１の閾値電圧Ｖｔｈより十分高いとき、
該ＦＥＴ２１が導通状態となり、定電流源として動作す
る。２つの入力信号Ｉ１とＩ２の論理レベルがそれぞれ
“Ｈ”，“Ｌ”のときは、駆動用ＦＥＴ１１，１２がそ
れぞれオン，オフとなり、電源電圧Ｖｄ１からの電源電
流Ｉｄ１が負荷抵抗１３を流れる。すると、出力信号Ｏ
１及び逆相出力信号Ｏ２の論理レベルがそれぞれ
“Ｌ”，“Ｈ”となる。また、２つの入力信号Ｉ１，Ｉ
２がそれぞれ“Ｌ”，“Ｈ”のときは、前記と同様にし
て出力信号Ｏ１及び逆相出力信号Ｏ２の論理レベルがそ
れぞれ“Ｈ”，“Ｌ”となる。
ｃ１がＦＥＴ２１の閾値電圧Ｖｔｈより十分高いとき、
該ＦＥＴ２１が導通状態となり、定電流源として動作す
る。２つの入力信号Ｉ１とＩ２の論理レベルがそれぞれ
“Ｈ”，“Ｌ”のときは、駆動用ＦＥＴ１１，１２がそ
れぞれオン，オフとなり、電源電圧Ｖｄ１からの電源電
流Ｉｄ１が負荷抵抗１３を流れる。すると、出力信号Ｏ
１及び逆相出力信号Ｏ２の論理レベルがそれぞれ
“Ｌ”，“Ｈ”となる。また、２つの入力信号Ｉ１，Ｉ
２がそれぞれ“Ｌ”，“Ｈ”のときは、前記と同様にし
て出力信号Ｏ１及び逆相出力信号Ｏ２の論理レベルがそ
れぞれ“Ｈ”，“Ｌ”となる。
【０００６】制御電圧Ｖｃ１が定電流源用ＦＥＴ２１の
閾値電圧Ｖｔｈより十分低いとき、ＦＥＴ２１が遮断状
態となり、電源電流Ｉｄ１がほとんど流れなくなって該
差動増幅回路の消費電力が抑制される。
閾値電圧Ｖｔｈより十分低いとき、ＦＥＴ２１が遮断状
態となり、電源電流Ｉｄ１がほとんど流れなくなって該
差動増幅回路の消費電力が抑制される。
【０００７】
【発明が解決しようとする課題】しかしながら、上記構
成の回路では、電源電流Ｉｄ１の導通／遮断は制御電圧
Ｖｃ１によって定電流源用ＦＥＴ２１のゲート・ソース
間電圧を制御することにより行われる。そのため、制御
電圧Ｖｃ１がノイズによって不安定となったり、あるい
は該制御電圧Ｖｃ１を出力する制御回路における出力イ
ンピーダンスの変化等で該制御電圧Ｖｃ１が不安定とな
った場合、電源電流Ｉｄ１の電流値が大きく変化し、そ
れによって出力信号Ｏ１及び逆相出力信号Ｏ２の論理レ
ベルも大きく変化するという問題があり、それを比較的
簡単な回路構成で解決することが困難であった。
成の回路では、電源電流Ｉｄ１の導通／遮断は制御電圧
Ｖｃ１によって定電流源用ＦＥＴ２１のゲート・ソース
間電圧を制御することにより行われる。そのため、制御
電圧Ｖｃ１がノイズによって不安定となったり、あるい
は該制御電圧Ｖｃ１を出力する制御回路における出力イ
ンピーダンスの変化等で該制御電圧Ｖｃ１が不安定とな
った場合、電源電流Ｉｄ１の電流値が大きく変化し、そ
れによって出力信号Ｏ１及び逆相出力信号Ｏ２の論理レ
ベルも大きく変化するという問題があり、それを比較的
簡単な回路構成で解決することが困難であった。
【０００８】本発明は、前記従来技術が持っていた課題
として、定電流源用ＦＥＴのゲート・ソース間電圧で電
流の導通／遮断を制御する構成では、ノイズ等による制
御電圧の変動に対して電流が変動し、出力信号の論理レ
ベルが大きく変動するという点について解決した差動増
幅回路を提供するものである。
として、定電流源用ＦＥＴのゲート・ソース間電圧で電
流の導通／遮断を制御する構成では、ノイズ等による制
御電圧の変動に対して電流が変動し、出力信号の論理レ
ベルが大きく変動するという点について解決した差動増
幅回路を提供するものである。
【０００９】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、ソースが共通接続され２つの入力信
号によりそれぞれオン，オフ動作する一対の駆動用ＦＥ
Ｔと、前記一対の駆動用ＦＥＴの各ドレインにそれぞれ
接続された一対の負荷抵抗と、前記一対の駆動用ＦＥＴ
の共通ソースに接続され定電流の導通／遮断機能を持つ
定電流源とを、備えた差動増幅回路において、前記定電
流源を次のように構成している。
を解決するために、ソースが共通接続され２つの入力信
号によりそれぞれオン，オフ動作する一対の駆動用ＦＥ
Ｔと、前記一対の駆動用ＦＥＴの各ドレインにそれぞれ
接続された一対の負荷抵抗と、前記一対の駆動用ＦＥＴ
の共通ソースに接続され定電流の導通／遮断機能を持つ
定電流源とを、備えた差動増幅回路において、前記定電
流源を次のように構成している。
【００１０】即ち、前記定電流源は、制御電圧によって
ゲート制御される制御用ＦＥＴと、ゲートが固定電圧端
子またはソースに接続された定電流源用ＦＥＴとを、前
記共通ソースに直列接続して構成している。
ゲート制御される制御用ＦＥＴと、ゲートが固定電圧端
子またはソースに接続された定電流源用ＦＥＴとを、前
記共通ソースに直列接続して構成している。
【００１１】第２の発明は、第１の発明において、前記
一対の駆動用ＦＥＴの各ドレイン電圧によってゲート制
御される一対の出力バッファ用ソースホロワＦＥＴと、
前記各ソースホロワＦＥＴのソースに直接またはレベル
シフタを介してそれぞれ接続された前記定電流源と同一
構成の２つの出力バッファ用定電流源とを、設けてい
る。
一対の駆動用ＦＥＴの各ドレイン電圧によってゲート制
御される一対の出力バッファ用ソースホロワＦＥＴと、
前記各ソースホロワＦＥＴのソースに直接またはレベル
シフタを介してそれぞれ接続された前記定電流源と同一
構成の２つの出力バッファ用定電流源とを、設けてい
る。
【００１２】
【作用】第１の発明によれば、以上のように差動増幅回
路を構成したので、定電流源用ＦＥＴに直列接続した制
御用ＦＥＴのゲート・ソース間を制御電圧で制御すれ
ば、定電流源の電流の導通／遮断が行え、その電流の導
通時に定電流特性の安定性が向上する。
路を構成したので、定電流源用ＦＥＴに直列接続した制
御用ＦＥＴのゲート・ソース間を制御電圧で制御すれ
ば、定電流源の電流の導通／遮断が行え、その電流の導
通時に定電流特性の安定性が向上する。
【００１３】第２の発明によれば、出力バッファ用定電
流源は、駆動用ＦＥＴ側の定電流源と同一回路で構成さ
れているので、該出力バッファ用定電流源を構成する制
御用ＦＥＴにより、該出力バッファ用定電流源の電流の
導通／遮断を行い、導通時における定電流特性の安定性
の向上が図れる。従って、前記課題を解決できるのであ
る。
流源は、駆動用ＦＥＴ側の定電流源と同一回路で構成さ
れているので、該出力バッファ用定電流源を構成する制
御用ＦＥＴにより、該出力バッファ用定電流源の電流の
導通／遮断を行い、導通時における定電流特性の安定性
の向上が図れる。従って、前記課題を解決できるのであ
る。
【００１４】
【実施例】第１の実施例 図１は、本発明の第１の実施例を示すＳＣＦＬ回路で構
成される差動増幅回路の回路図である。この差動増幅回
路は、入力信号Ｉ１１を入力する入力端子３１、その逆
相入力信号Ｉ１２を入力する入力端子３２、出力信号Ｏ
１１を出力する出力端子３３、その逆相出力信号Ｏ１２
を出力する出力端子３４、高電位側の電源電圧Ｖｄ１１
を印加する電源端子３５、及び低電位側の電源電圧Ｖｓ
ｓ１１を印加す電源端子３６を有している。そして、入
力信号Ｉ１１及び逆相入力信号Ｉ１２によりオン，オフ
動作する一対の駆動用ＦＥＴ４１，４２が設けられてい
る。
成される差動増幅回路の回路図である。この差動増幅回
路は、入力信号Ｉ１１を入力する入力端子３１、その逆
相入力信号Ｉ１２を入力する入力端子３２、出力信号Ｏ
１１を出力する出力端子３３、その逆相出力信号Ｏ１２
を出力する出力端子３４、高電位側の電源電圧Ｖｄ１１
を印加する電源端子３５、及び低電位側の電源電圧Ｖｓ
ｓ１１を印加す電源端子３６を有している。そして、入
力信号Ｉ１１及び逆相入力信号Ｉ１２によりオン，オフ
動作する一対の駆動用ＦＥＴ４１，４２が設けられてい
る。
【００１５】各ＦＥＴ４１，４２のドレインは、出力端
子３３，３４に接続されると共に、一対の負荷抵抗４
３，４４を介して電源端子３５に接続されている。各駆
動用ＦＥＴ４１，４２のソースは共通接続され、その共
通ソースが定電流源５０を介して電源端子３６に接続さ
れている。
子３３，３４に接続されると共に、一対の負荷抵抗４
３，４４を介して電源端子３５に接続されている。各駆
動用ＦＥＴ４１，４２のソースは共通接続され、その共
通ソースが定電流源５０を介して電源端子３６に接続さ
れている。
【００１６】定電流源５０は、電源端子３５から流れる
電源電流Ｉｄ１１を導通／遮断する機能を有し、ノーマ
リオフ型の制御用ＦＥＴ５１、及びノーマリオン型の定
電流源用ＦＥＴ５２より構成されている。制御用ＦＥＴ
５１は、制御電圧Ｖｃ１１によってゲート制御されるト
ランジスタであり、そのドレインがＦＥＴ４１，４２の
共通ソースに接続され、そのソースが定電流源用ＦＥＴ
５２のドレインに接続されている。ＦＥＴ５２のゲート
はソースに接続され、そのソースが電源端子３６に接続
されている。
電源電流Ｉｄ１１を導通／遮断する機能を有し、ノーマ
リオフ型の制御用ＦＥＴ５１、及びノーマリオン型の定
電流源用ＦＥＴ５２より構成されている。制御用ＦＥＴ
５１は、制御電圧Ｖｃ１１によってゲート制御されるト
ランジスタであり、そのドレインがＦＥＴ４１，４２の
共通ソースに接続され、そのソースが定電流源用ＦＥＴ
５２のドレインに接続されている。ＦＥＴ５２のゲート
はソースに接続され、そのソースが電源端子３６に接続
されている。
【００１７】次に、動作を説明する。まず、制御電圧Ｖ
ｃ１１が十分高いときには、制御用ＦＥＴ５１がオン
し、電源端子３５から電源電流Ｖｄ１１が流れる。この
とき、２つの入力信号Ｉ１１，Ｉ１２がそれぞれ
“Ｈ”，“Ｌ”ならば、一対の駆動用ＦＥＴ４１，４２
がそれぞれオン，オフとなり、電源端子３５から電源電
流Ｉｄ１１が負荷抵抗４３に流れる。そのため、出力信
号Ｏ１１及び逆相出力信号Ｏ１２の論理レベルは、それ
ぞれ“Ｌ”，“Ｈ”となる。また、２つの入力信号Ｉ１
１，Ｉ１２の論理レベルが“Ｌ”，“Ｈ”であれば、出
力信号Ｏ１１及び逆相出力信号Ｏ１２が“Ｈ”，“Ｌ”
となる。
ｃ１１が十分高いときには、制御用ＦＥＴ５１がオン
し、電源端子３５から電源電流Ｖｄ１１が流れる。この
とき、２つの入力信号Ｉ１１，Ｉ１２がそれぞれ
“Ｈ”，“Ｌ”ならば、一対の駆動用ＦＥＴ４１，４２
がそれぞれオン，オフとなり、電源端子３５から電源電
流Ｉｄ１１が負荷抵抗４３に流れる。そのため、出力信
号Ｏ１１及び逆相出力信号Ｏ１２の論理レベルは、それ
ぞれ“Ｌ”，“Ｈ”となる。また、２つの入力信号Ｉ１
１，Ｉ１２の論理レベルが“Ｌ”，“Ｈ”であれば、出
力信号Ｏ１１及び逆相出力信号Ｏ１２が“Ｈ”，“Ｌ”
となる。
【００１８】制御電圧Ｖｃ１１を電位Ｖｓｓ（＝０Ｖ）
まで低くすると、ＦＥＴ５２のドレインとＦＥＴ５１の
ゲートとの間の電圧が０Ｖに近くなり、電源電流Ｉｄ１
１が流れなくなる。
まで低くすると、ＦＥＴ５２のドレインとＦＥＴ５１の
ゲートとの間の電圧が０Ｖに近くなり、電源電流Ｉｄ１
１が流れなくなる。
【００１９】この第１の実施例の利点を、図３を参照し
つつ説明する。図３は、本実施例の図１の回路と従来の
図２の回路との電源電流Ｉｄ１，Ｉｄ１１の制御電圧Ｖ
ｃ１，Ｖｃ１１依存特性を、コンピュータを用いてシミ
ュレーションした結果を示す図である。
つつ説明する。図３は、本実施例の図１の回路と従来の
図２の回路との電源電流Ｉｄ１，Ｉｄ１１の制御電圧Ｖ
ｃ１，Ｖｃ１１依存特性を、コンピュータを用いてシミ
ュレーションした結果を示す図である。
【００２０】本実施例の回路と従来の回路とは共に制御
電圧Ｖｃ１，Ｖｃ１１をＶｓｓ（＝０Ｖ）レベルまで低
くすると、電源電流Ｉｄ１，Ｉｄ１１が２５〜４０μＡ
まで小さくなる。そのため、本実施例の回路が、電源電
流Ｉｄ１１の導通／遮断機能を持つことがわかる。
電圧Ｖｃ１，Ｖｃ１１をＶｓｓ（＝０Ｖ）レベルまで低
くすると、電源電流Ｉｄ１，Ｉｄ１１が２５〜４０μＡ
まで小さくなる。そのため、本実施例の回路が、電源電
流Ｉｄ１１の導通／遮断機能を持つことがわかる。
【００２１】例えば、電流導通時の消費電流設計値が２
００μＡとする。すると、図３より、従来の図２の回路
では制御電圧Ｖｃ１を０．２７Ｖに、本実施例の図１の
回路では制御電圧Ｖｃ１１を０．８Ｖにすれば良いこと
がわかる。ここで、前記の動作点電圧における電流の電
圧に対する変化率ΔＩｄ／ΔＶｃを求めると、次のよう
になる。 従来の回路： ΔＩｄ１／ΔＶｃ１〜０．９（ｍＡ／
Ｖ） 本実施例の回路： ΔＩｄ１１／ΔＶｃ１１〜０．０５
（ｍＡ／Ｖ） 本実施例の回路では、従来の回路と比較して、制御電圧
Ｖｃ１１のレベル変動に対する電流変動が１／１８であ
る。また、電流変動と負荷抵抗４３，４４の積で表わさ
れる出力信号Ｏ１１及び逆相出力信号Ｏ１２の論理レベ
ルの変動も、１／１８に抑えられることがわかる。従っ
て、制御電圧Ｖｃ１１がノイズや、該制御電圧生成用の
制御回路の出力インピーダンスの変化等で、不安定とな
っても、電流導通時の電流変動を小さくできる。
００μＡとする。すると、図３より、従来の図２の回路
では制御電圧Ｖｃ１を０．２７Ｖに、本実施例の図１の
回路では制御電圧Ｖｃ１１を０．８Ｖにすれば良いこと
がわかる。ここで、前記の動作点電圧における電流の電
圧に対する変化率ΔＩｄ／ΔＶｃを求めると、次のよう
になる。 従来の回路： ΔＩｄ１／ΔＶｃ１〜０．９（ｍＡ／
Ｖ） 本実施例の回路： ΔＩｄ１１／ΔＶｃ１１〜０．０５
（ｍＡ／Ｖ） 本実施例の回路では、従来の回路と比較して、制御電圧
Ｖｃ１１のレベル変動に対する電流変動が１／１８であ
る。また、電流変動と負荷抵抗４３，４４の積で表わさ
れる出力信号Ｏ１１及び逆相出力信号Ｏ１２の論理レベ
ルの変動も、１／１８に抑えられることがわかる。従っ
て、制御電圧Ｖｃ１１がノイズや、該制御電圧生成用の
制御回路の出力インピーダンスの変化等で、不安定とな
っても、電流導通時の電流変動を小さくできる。
【００２２】さらに、定電流源用ＦＥＴ５２のドレイン
側に制御用ＦＥＴ５１を直列に接続しているので、該Ｆ
ＥＴ５２のドレイン電圧をＦＥＴ５１の制御電圧Ｖｃ１
１で制御できる。そのため、定電流源用ＦＥＴ５２のド
レイン電圧上昇によるドレイン電流の増加や降伏を防ぐ
ことができる。
側に制御用ＦＥＴ５１を直列に接続しているので、該Ｆ
ＥＴ５２のドレイン電圧をＦＥＴ５１の制御電圧Ｖｃ１
１で制御できる。そのため、定電流源用ＦＥＴ５２のド
レイン電圧上昇によるドレイン電流の増加や降伏を防ぐ
ことができる。
【００２３】第２の実施例 図４は、本発明の第２の実施例を示すＳＣＦＬ回路で構
成される差動増幅回路の回路図であり、図１中の要素と
共通の要素には共通の符号が付されている。この差動増
幅回路では、図１の定電流源５０に代えて構成の異なる
定電流源５０Ａが設けられている。定電流源５０Ａは、
ゲート及びソースを共通接続したノーマリオン型ＦＥＴ
５２のドレインを駆動用ＦＥＴ４１，４２の共通ソース
側に接続し、該ＦＥＴ５２のソースと電源端子３６との
間に、制御電圧Ｖｃ１１でゲート制御されるノーマリオ
フ型制御用ＦＥＴ５１が接続された構成になっている。
このような構成の定電流源５０Ａを設けても、第１の実
施例と同様の作用、効果が得られる。
成される差動増幅回路の回路図であり、図１中の要素と
共通の要素には共通の符号が付されている。この差動増
幅回路では、図１の定電流源５０に代えて構成の異なる
定電流源５０Ａが設けられている。定電流源５０Ａは、
ゲート及びソースを共通接続したノーマリオン型ＦＥＴ
５２のドレインを駆動用ＦＥＴ４１，４２の共通ソース
側に接続し、該ＦＥＴ５２のソースと電源端子３６との
間に、制御電圧Ｖｃ１１でゲート制御されるノーマリオ
フ型制御用ＦＥＴ５１が接続された構成になっている。
このような構成の定電流源５０Ａを設けても、第１の実
施例と同様の作用、効果が得られる。
【００２４】第３の実施例 図５は、本発明の第３の実施例を示すＳＣＦＬ回路で構
成される差動増幅回路の回路図であり、図１中の要素と
共通の要素には共通の符号が付されている。この差動増
幅回路では、図１の差動増幅回路に、ソースホロワバッ
ファを接続している。ソースホロワバッファは、一対の
ソースホロワ用ＦＥＴ６１，６２、ダイオード等で構成
される一対のレベルシフタ６３，６４、及び一対の定電
流源５０−１，５０−２を備えている。
成される差動増幅回路の回路図であり、図１中の要素と
共通の要素には共通の符号が付されている。この差動増
幅回路では、図１の差動増幅回路に、ソースホロワバッ
ファを接続している。ソースホロワバッファは、一対の
ソースホロワ用ＦＥＴ６１，６２、ダイオード等で構成
される一対のレベルシフタ６３，６４、及び一対の定電
流源５０−１，５０−２を備えている。
【００２５】各ソースホロワ用ＦＥＴ６１，６２は、各
駆動用ＦＥＴ４１，４２のドレイン電圧によってオン，
オフ動作するトランジスタであり、その各ドレインが電
源端子３５にそれぞれ接続され、そのソースが出力端子
３３，３４にそれぞれ接続されている。各出力端子３
３，３４には、レベルシフタ６３，６４がそれぞれ接続
され、その各レベルシフタ６３，６４が定電流源５０−
１，５０−２をそれぞれ介して電源端子３６に接続され
ている、定電流源５０−１，５０−２は、図１の定電流
源５０と同様に、制御電圧Ｖｃ１１によってゲート制御
されるノーマリオフ型の制御用ＦＥＴ５１−１，５１−
２と、ノーマリオン型の定電流源用ＦＥＴ５２−１，５
２−２とで、それぞれ構成されている。
駆動用ＦＥＴ４１，４２のドレイン電圧によってオン，
オフ動作するトランジスタであり、その各ドレインが電
源端子３５にそれぞれ接続され、そのソースが出力端子
３３，３４にそれぞれ接続されている。各出力端子３
３，３４には、レベルシフタ６３，６４がそれぞれ接続
され、その各レベルシフタ６３，６４が定電流源５０−
１，５０−２をそれぞれ介して電源端子３６に接続され
ている、定電流源５０−１，５０−２は、図１の定電流
源５０と同様に、制御電圧Ｖｃ１１によってゲート制御
されるノーマリオフ型の制御用ＦＥＴ５１−１，５１−
２と、ノーマリオン型の定電流源用ＦＥＴ５２−１，５
２−２とで、それぞれ構成されている。
【００２６】この差動増幅回路では、駆動用ＦＥＴ４
１，４２のドレイン電圧によってソースホロワ用ＦＥＴ
６１，６２がオン，オフ動作し、それに応じた出力信号
Ｏ１１及び逆相出力信号Ｏ１２が出力端子３３，３４か
らそれぞれ出力される。この出力信号Ｏ１１及び逆相出
力信号Ｏ１２は、レベルシフタ６３，６４によって所定
の振幅値にレベルシフトされる。
１，４２のドレイン電圧によってソースホロワ用ＦＥＴ
６１，６２がオン，オフ動作し、それに応じた出力信号
Ｏ１１及び逆相出力信号Ｏ１２が出力端子３３，３４か
らそれぞれ出力される。この出力信号Ｏ１１及び逆相出
力信号Ｏ１２は、レベルシフタ６３，６４によって所定
の振幅値にレベルシフトされる。
【００２７】この差動増幅回路においても、ソースホロ
ワ用ＦＥＴ６１，６２に定電流源５０−１，５０−２を
それぞれ設けたので、制御電圧Ｖｃ１１によって制御用
ＦＥＴ５１−１，５１−２がオン，オフ動作し、電源電
流の導通／遮断が行え、ソースホロワバッファ側で安定
な定電流特性が得られる。
ワ用ＦＥＴ６１，６２に定電流源５０−１，５０−２を
それぞれ設けたので、制御電圧Ｖｃ１１によって制御用
ＦＥＴ５１−１，５１−２がオン，オフ動作し、電源電
流の導通／遮断が行え、ソースホロワバッファ側で安定
な定電流特性が得られる。
【００２８】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 図１、図４、及び図５において、制御用ＦＥＴ
５１，５１−１，５１−２をノーマリオン型ＦＥＴで構
成したり、あるいは定電流源用ＦＥＴ５２，５２−１，
５２−２をノーマリオフ型ＦＥＴで構成しても良い。こ
の際、制御電圧Ｖｃ１１の極性をそれに応じて変えれば
良い。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 図１、図４、及び図５において、制御用ＦＥＴ
５１，５１−１，５１−２をノーマリオン型ＦＥＴで構
成したり、あるいは定電流源用ＦＥＴ５２，５２−１，
５２−２をノーマリオフ型ＦＥＴで構成しても良い。こ
の際、制御電圧Ｖｃ１１の極性をそれに応じて変えれば
良い。
【００２９】（ｂ） 図５の定電流源５０，５０−１，
５０−２を図４の定電流源５０Ａでそれぞれ構成しても
良い。
５０−２を図４の定電流源５０Ａでそれぞれ構成しても
良い。
【００３０】（ｃ） 図５の差動増幅回路において、駆
動用ＦＥＴ４１，４２及び入力端子３１，３２を複数個
設けることにより、複数入力のノア回路等といった他の
論理回路を構成することも可能である。
動用ＦＥＴ４１，４２及び入力端子３１，３２を複数個
設けることにより、複数入力のノア回路等といった他の
論理回路を構成することも可能である。
【００３１】（ｄ） 図１、図４、及び図５の定電流源
用ＦＥＴ５２，５２−１，５２−２のゲートを固定電圧
端子に接続しても、上記実施例と同様の作用、効果が得
られる。
用ＦＥＴ５２，５２−１，５２−２のゲートを固定電圧
端子に接続しても、上記実施例と同様の作用、効果が得
られる。
【００３２】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、電流の導通／遮断機能を持つ定電流源を、制
御用ＦＥＴと定電流源用ＦＥＴとの直列回路で構成し、
該制御用ＦＥＴを制御電圧で制御するようにしたので、
制御電圧が、ノイズや、該制御電圧生成用の制御回路に
おける出力インピーダンスの変化等で不安定となって
も、電流導通時の電流変動を小さくできる。従って、比
較的簡単な回路構成で、出力の論理レベルの変動を抑制
することができる。
によれば、電流の導通／遮断機能を持つ定電流源を、制
御用ＦＥＴと定電流源用ＦＥＴとの直列回路で構成し、
該制御用ＦＥＴを制御電圧で制御するようにしたので、
制御電圧が、ノイズや、該制御電圧生成用の制御回路に
おける出力インピーダンスの変化等で不安定となって
も、電流導通時の電流変動を小さくできる。従って、比
較的簡単な回路構成で、出力の論理レベルの変動を抑制
することができる。
【００３３】また、定電流源用ＦＥＴのドレイン側に制
御用ＦＥＴを直列に接続した場合、該定電流源用ＦＥＴ
のドレイン電圧を、制御用ＦＥＴのゲートに印加する制
御電圧で制御できる。そのため、定電流源用ＦＥＴのド
レイン電圧上昇によるドレイン電流の増加や降伏を防止
できる。
御用ＦＥＴを直列に接続した場合、該定電流源用ＦＥＴ
のドレイン電圧を、制御用ＦＥＴのゲートに印加する制
御電圧で制御できる。そのため、定電流源用ＦＥＴのド
レイン電圧上昇によるドレイン電流の増加や降伏を防止
できる。
【００３４】第２の発明によれば、第１の発明の回路に
出力バッファ用ソースホロワＦＥＴと出力バッファ用定
電流源とを接続し、該出力バッファ用定電流源を駆動用
ＦＥＴ側の定電流源と同一の回路で構成している。その
ため、出力バッファ側についても、電流の導通／遮断機
能と安定な定電流特性が得られる。また、出力バッファ
用ソースホロワＦＥＴと出力バッファ用定電流源との間
にレベルシフタを設けた場合、該レベルシフタによって
出力レベルを任意の値にシフトすることが可能となる。
出力バッファ用ソースホロワＦＥＴと出力バッファ用定
電流源とを接続し、該出力バッファ用定電流源を駆動用
ＦＥＴ側の定電流源と同一の回路で構成している。その
ため、出力バッファ側についても、電流の導通／遮断機
能と安定な定電流特性が得られる。また、出力バッファ
用ソースホロワＦＥＴと出力バッファ用定電流源との間
にレベルシフタを設けた場合、該レベルシフタによって
出力レベルを任意の値にシフトすることが可能となる。
【図１】本発明の第１の実施例を示す差動増幅回路の回
路図である。
路図である。
【図２】従来の差動増幅回路の回路図である。
【図３】本実施例と従来とを比較するための電源電流の
制御電圧依存特性図である。
制御電圧依存特性図である。
【図４】本発明の第２の実施例を示す差動増幅回路の回
路図である。
路図である。
【図５】本発明の第３の実施例を示す差動増幅回路の回
路図である。
路図である。
４１，４２ 駆動用ＦＥＴ ４３，４４ 負荷抵抗 ５０，５０Ａ，５１−１，５０−２ 定電流源 ５１，５１−１，５１−２ 制御用ＦＥＴ ５２，５２−１，５２−２ 定電流源用ＦＥＴ ６３，６４ レベルシフタ
Claims (2)
- 【請求項１】 ソースが共通接続され２つの入力信号に
よりそれぞれオン，オフ動作する一対の駆動用ＦＥＴ
と、前記一対の駆動用ＦＥＴの各ドレインにそれぞれ接
続された一対の負荷抵抗と、前記一対の駆動用ＦＥＴの
共通ソースに接続され定電流の導通／遮断機能を持つ定
電流源とを、備えた差動増幅回路において、 前記定電流源は、制御電圧によってゲート制御される制
御用ＦＥＴと、ゲートが固定電圧端子またはソースに接
続された定電流源用ＦＥＴとを、前記共通ソースに直列
接続して構成したことを特徴とする差動増幅回路。 - 【請求項２】 請求項１記載の差動増幅回路において、 前記一対の駆動用ＦＥＴの各ドレイン電圧によってゲー
ト制御される一対の出力バッファ用ソースホロワＦＥＴ
と、前記各ソースホロワＦＥＴのソースに直接またはレ
ベルシフタを介してそれぞれ接続された前記定電流源と
同一構成の２つの出力バッファ用定電流源とを、設けた
ことを特徴とする差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3259465A JP2713517B2 (ja) | 1991-10-07 | 1991-10-07 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3259465A JP2713517B2 (ja) | 1991-10-07 | 1991-10-07 | 差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05102838A true JPH05102838A (ja) | 1993-04-23 |
| JP2713517B2 JP2713517B2 (ja) | 1998-02-16 |
Family
ID=17334454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3259465A Expired - Fee Related JP2713517B2 (ja) | 1991-10-07 | 1991-10-07 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2713517B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01276921A (ja) * | 1988-04-28 | 1989-11-07 | Fujitsu Ltd | 論理回路 |
| JPH03213016A (ja) * | 1990-01-18 | 1991-09-18 | Sumitomo Electric Ind Ltd | インバータ回路 |
-
1991
- 1991-10-07 JP JP3259465A patent/JP2713517B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01276921A (ja) * | 1988-04-28 | 1989-11-07 | Fujitsu Ltd | 論理回路 |
| JPH03213016A (ja) * | 1990-01-18 | 1991-09-18 | Sumitomo Electric Ind Ltd | インバータ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2713517B2 (ja) | 1998-02-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6404230B1 (en) | Level-shifting pass gate | |
| US5909127A (en) | Circuits with dynamically biased active loads | |
| JPH05243867A (ja) | 比較器 | |
| US4831284A (en) | Two level differential current switch MESFET logic | |
| JP2559032B2 (ja) | 差動増幅回路 | |
| JP3492765B2 (ja) | レベル変換回路 | |
| US4883985A (en) | Mesfet latch circuit | |
| US4798972A (en) | Apparatus and method for capacitor coupled complementary buffering | |
| JP2534346B2 (ja) | 高速論理回路 | |
| US5311075A (en) | Level shifting CMOS integrated circuits | |
| JP2547893B2 (ja) | 論理回路 | |
| JPS625725A (ja) | スイツチング電界効果トランジスタの制御ゲ−トに論理信号を加える論理回路 | |
| JPH0677804A (ja) | 出力回路 | |
| JP2713517B2 (ja) | 差動増幅回路 | |
| JPH0685659A (ja) | Ｂｉ−ｆｅｔロジック回路 | |
| JP2853280B2 (ja) | 出力回路 | |
| JP2666435B2 (ja) | 温度補償レベルシフト回路 | |
| JP2886008B2 (ja) | 半導体論理回路 | |
| JPH04105420A (ja) | 半導体集積回路 | |
| JP3031090B2 (ja) | 出力ポート回路 | |
| JP2706392B2 (ja) | レベルシフト回路 | |
| JPH10322193A (ja) | 論理ゲート回路 | |
| JPH08204541A (ja) | 半導体論理回路 | |
| JPH0652867B2 (ja) | Ｆｅｔロジック回路 | |
| JPH0575442A (ja) | 出力バツフア回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971021 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081031 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081031 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091031 Year of fee payment: 12 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091031 Year of fee payment: 12 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091031 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101031 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |