JPH0499065A - Ｓｏｉ素子 - Google Patents
Ｓｏｉ素子Info
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- JPH0499065A JPH0499065A JP20787290A JP20787290A JPH0499065A JP H0499065 A JPH0499065 A JP H0499065A JP 20787290 A JP20787290 A JP 20787290A JP 20787290 A JP20787290 A JP 20787290A JP H0499065 A JPH0499065 A JP H0499065A
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- Japan
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- polishing
- silicon
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- Pending
Links
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体素子に関し、特にＳＯＴ素子に関する。
従来からシリコン素子は単結晶のシリコン基板上に形成
されてきたが、実際に能動層として働くのは、たかだか
表面の数μｍのみであり、その下の数百μｍのシリコン
単結晶ウェハは単に素子層を支持しているだけである。
されてきたが、実際に能動層として働くのは、たかだか
表面の数μｍのみであり、その下の数百μｍのシリコン
単結晶ウェハは単に素子層を支持しているだけである。
この数μｍの能動層のみを取り出して絶縁層を介して他
の基板上に転写する技術が、例えば、日経エレクトロニ
クス１９８６、１０．６号７６ページにｒＬＳＩを０．
５〜１μｍと薄く研磨し絶縁板に張り付けるＳＯ■技術
を開発」として発表された論文の中で述べられているよ
うに知られている。このようなシリコン能動層を酸化膜
等の絶縁層上に乗せた、シリコン オンインシュレータ
（ＳＯＩ）構造にすることにより寄生容量が減少し、素
子の高速化、耐放射線性や耐圧の上昇等の利点が生じる
。
の基板上に転写する技術が、例えば、日経エレクトロニ
クス１９８６、１０．６号７６ページにｒＬＳＩを０．
５〜１μｍと薄く研磨し絶縁板に張り付けるＳＯ■技術
を開発」として発表された論文の中で述べられているよ
うに知られている。このようなシリコン能動層を酸化膜
等の絶縁層上に乗せた、シリコン オンインシュレータ
（ＳＯＩ）構造にすることにより寄生容量が減少し、素
子の高速化、耐放射線性や耐圧の上昇等の利点が生じる
。
このような張り合わせ方法によるＳＯＩの形成方法では
薄膜化のポリシングによって裏面に歪を導入し易く、素
子の電気特性を劣化させるという欠点があった。
薄膜化のポリシングによって裏面に歪を導入し易く、素
子の電気特性を劣化させるという欠点があった。
本発明の目的は、従来の上記欠点を解消して、良好な電
気特性が得られるＳＯＩ素子を提供することにある。
気特性が得られるＳＯＩ素子を提供することにある。
前記目的を達成するため、本発明のＳＯＩ素子において
は、酸化膜で分離されたＭＯＳＦＥＴが形成された基板
をポリシングを用いて裏面から薄膜化し、他の基板上に
移す張り合わせ構造のＳＯＩ素子であって、 ソース・ドレイン領域の下面からシリコン裏面までの寸
法を１００ ｎｍ以上に設定したものである。
は、酸化膜で分離されたＭＯＳＦＥＴが形成された基板
をポリシングを用いて裏面から薄膜化し、他の基板上に
移す張り合わせ構造のＳＯＩ素子であって、 ソース・ドレイン領域の下面からシリコン裏面までの寸
法を１００ ｎｍ以上に設定したものである。
本発明は、上述の構成を取ることにより、従来技術の問
題点を解消した。すなわち、ポリシングにより生じるシ
リコン部分裏面に生じる凹みを考慮して、素子分離酸化
膜厚さと、ソース、ドレイン領域の厚さを決め、ソース
、ドレイン領域の下に１００ ｎｍ以上のシリコン層が
残るような構造を持つものである。
題点を解消した。すなわち、ポリシングにより生じるシ
リコン部分裏面に生じる凹みを考慮して、素子分離酸化
膜厚さと、ソース、ドレイン領域の厚さを決め、ソース
、ドレイン領域の下に１００ ｎｍ以上のシリコン層が
残るような構造を持つものである。
次に本発明の実施例について図面を参照して詳細に説明
する。
する。
第１図は本発明のＳＯＩ素子を説明するための断面図で
ある。第１図において、１は薄膜化されなシリコン層で
、周囲を酸化膜層２で囲まれ、分離されている。シリコ
ン層重の裏面はポリシングによって薄膜化されるときに
ポリシングパッドの弾性変形によって余分に加工され、
凹み３が生じる。シリコン層１および酸化膜層２からな
るデバイス層は絶縁体であるポリイミド樹脂あるいはエ
ポキシ樹脂系の接着剤４によりシリコン単結晶ウェハ等
の支持基板５に接着されている。シリコン層１の上方に
は絶縁＃６を介してゲート電極７が配置されている。シ
リコン層１内にはイオン注入等の方法によりソース領域
８とドレイン領域９が形成されている。
ある。第１図において、１は薄膜化されなシリコン層で
、周囲を酸化膜層２で囲まれ、分離されている。シリコ
ン層重の裏面はポリシングによって薄膜化されるときに
ポリシングパッドの弾性変形によって余分に加工され、
凹み３が生じる。シリコン層１および酸化膜層２からな
るデバイス層は絶縁体であるポリイミド樹脂あるいはエ
ポキシ樹脂系の接着剤４によりシリコン単結晶ウェハ等
の支持基板５に接着されている。シリコン層１の上方に
は絶縁＃６を介してゲート電極７が配置されている。シ
リコン層１内にはイオン注入等の方法によりソース領域
８とドレイン領域９が形成されている。
同図に本発明の効果を調査するために用いた２ＭＯ８Ｆ
ＥＴの主な寸法について記入している。
ＥＴの主な寸法について記入している。
ゲート各部の厚さ方向の寸法は、酸化膜Ｎ２の厚さが７
００ ｎａ、シリコン層１の表面から酸化膜層の裏面ま
での厚さが４００ ｎｎ、ソース領域８およびドレイン
領域９の厚さが２００ ｎｉ、シリコン層部分の寸法は
９×１０μｍである。１０はポリシングによる薄膜化時
に生じた凹み蓋を表している。
００ ｎａ、シリコン層１の表面から酸化膜層の裏面ま
での厚さが４００ ｎｎ、ソース領域８およびドレイン
領域９の厚さが２００ ｎｉ、シリコン層部分の寸法は
９×１０μｍである。１０はポリシングによる薄膜化時
に生じた凹み蓋を表している。
第２図は、第１図に示す寸法を有するｐＭＯ３ＦＥＴを
各種ポリシング条件で薄膜化し、そのときの電気特性の
代表値としてしきい値電圧（ＶｔＯ）と、上記シリコン
層の凹み量１０の関係を示したものである。ここでゲー
ト長は１．５μｍ、ゲート幅は３０μｍである０図中の
Ｑ印は薄膜化前の電気特性の値を示している。第２図よ
り、凹み量が１００ｎ１１以下ではしきい値電圧の劣化
はあまり無いのに対し、１００ ｎｎを越えると急速に
特性が劣化することがわかる。
各種ポリシング条件で薄膜化し、そのときの電気特性の
代表値としてしきい値電圧（ＶｔＯ）と、上記シリコン
層の凹み量１０の関係を示したものである。ここでゲー
ト長は１．５μｍ、ゲート幅は３０μｍである０図中の
Ｑ印は薄膜化前の電気特性の値を示している。第２図よ
り、凹み量が１００ｎ１１以下ではしきい値電圧の劣化
はあまり無いのに対し、１００ ｎｎを越えると急速に
特性が劣化することがわかる。
言い換えると、ポリシングによって凹みが生じ、ソース
、ドレイン領域の下面と凹みによるシリコン層裏面との
距離が１００ ｎｍ以上になると素子の電気特性が急速
に劣化する。すなわち、薄膜化した素子の電気特性を良
好に保つためには、ポリシングにより生じるシリコン部
分裏面に生じる凹みを考慮して、素子分ｌ１１！酸化膜
厚さと、ソース、ドレイン領域の厚さを決め、ソース、
トレイン領域の下に１００ ｎ１１以上のシリコン層が
残るような構造とすることが必要である。
、ドレイン領域の下面と凹みによるシリコン層裏面との
距離が１００ ｎｍ以上になると素子の電気特性が急速
に劣化する。すなわち、薄膜化した素子の電気特性を良
好に保つためには、ポリシングにより生じるシリコン部
分裏面に生じる凹みを考慮して、素子分ｌ１１！酸化膜
厚さと、ソース、ドレイン領域の厚さを決め、ソース、
トレイン領域の下に１００ ｎ１１以上のシリコン層が
残るような構造とすることが必要である。
以上説明したように本発明のＳＯ■素子では、薄膜化に
よる電気特性の劣化が非常に少なく、良好な特性の素子
を得ることができるという効果を有する。
よる電気特性の劣化が非常に少なく、良好な特性の素子
を得ることができるという効果を有する。
第１図は本発明のＳＯＩ素子を説明し、本発明の効果を
調査するために用いたｐＭＯ３ＦＥＴの主な寸法につい
て示すための断面図、第２図は第１図に示す２ＭＯ８Ｆ
ＥＴを各種ポリシング条件で薄膜化したときのしきい値
電圧（■ア、４）とシリコン層の凹み量の関係を示す図
である。 １・・・シリコン層 ２・・・酸化膜層３・・・
凹み ４・・・接着剤５・・・支持基板
６・・・絶縁体７・・・ゲート電極 ８
・・・ソース領域９・・・ドレイン領域 １０・・
・凹み量特許出願人 日本電気株式会社 ８ソ一ス令Ｕ表 第 図 第 ２図
調査するために用いたｐＭＯ３ＦＥＴの主な寸法につい
て示すための断面図、第２図は第１図に示す２ＭＯ８Ｆ
ＥＴを各種ポリシング条件で薄膜化したときのしきい値
電圧（■ア、４）とシリコン層の凹み量の関係を示す図
である。 １・・・シリコン層 ２・・・酸化膜層３・・・
凹み ４・・・接着剤５・・・支持基板
６・・・絶縁体７・・・ゲート電極 ８
・・・ソース領域９・・・ドレイン領域 １０・・
・凹み量特許出願人 日本電気株式会社 ８ソ一ス令Ｕ表 第 図 第 ２図
Claims (1)
- （１）酸化膜で分離されたＭＯＳＦＥＴが形成された基
板をポリシングを用いて裏面から薄膜化し、他の基板上
に移す張り合わせ構造のＳＯＩ素子であって、 ソース・ドレイン領域の下面からシリコン裏面までの寸
法を１００ｎｍ以上に設定したことを特徴とするＳＯＩ
素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20787290A JPH0499065A (ja) | 1990-08-06 | 1990-08-06 | Ｓｏｉ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20787290A JPH0499065A (ja) | 1990-08-06 | 1990-08-06 | Ｓｏｉ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0499065A true JPH0499065A (ja) | 1992-03-31 |
Family
ID=16546948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20787290A Pending JPH0499065A (ja) | 1990-08-06 | 1990-08-06 | Ｓｏｉ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0499065A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6614054B1 (en) * | 2000-11-27 | 2003-09-02 | Lg.Philips Lcd Co., Ltd. | Polysilicon thin film transistor used in a liquid crystal display and the fabricating method |
-
1990
- 1990-08-06 JP JP20787290A patent/JPH0499065A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6614054B1 (en) * | 2000-11-27 | 2003-09-02 | Lg.Philips Lcd Co., Ltd. | Polysilicon thin film transistor used in a liquid crystal display and the fabricating method |
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