JPH0498692A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ＥＣＬ型Ｒ型閉０Ｍ導体記憶装置に関し、ワードドライ
バのオーバーシュートによる非選択ビット線への影響を
なくし、出力端子の立ち上がり時間を高速化することを
目的とし、複数のワード線と、複数のビット線と、前記
各ワード線および各ビット線の交差個所に設けられた複
数のメモリセルと、前記複数のビット線に設けられ、非
選択のビット線を所定レベルに保持する非選択ビット線
クランプ回路とを具備するように構成する。

〔産業上の利用分野〕

本発明は、半導体記憶装置に関し、特に、ＥＣＬ型読み
出し専用メモリ（ＲＯＭ）の半導体記憶装置に関する。

近年、半導体の微細化技術の発展に伴って、ＥＣＬ型Ｒ
型閉０Ｍ容量化および高集積化が進んでいる。そのため
、各ビット線に接続されるメモリセルの数が増大し、ま
た、ビット線に寄生する容量も増大することになってい
る。そこで、このような大容量のＥＣＬ型Ｒ型閉０Ｍい
ても、出力端子の立ち上がり時間を高速化することが要
望されている。

〔従来の技術〕

第７図は従来の半導体記憶装置の一例を示す等価回路図
であり、特に、ワードドライバ４．ピントドライバ６、
メモリセレアレイ７およびセンス回路８を示すものであ
る。同図は、ＥＣＬ型Ｒ型閉０Ｍすもので、説明を簡略
化するために、メモリセレアレイ７を２Ｘ２　（４つの
セルトランジスタＴＲ１〜ＴＲ４）で構成し、周辺回路
は省略している。

第７図において、参照符号ＧＮＤはグランドレベル（Ｏ
Ｖ）を示し、ＶＥＥは電源電圧（−４，５Ｖまたは−５
，２Ｖ）　；Ｗ１、Ｗ２はワード線；Ｂ１、Ｂ２はビッ
ト線；ＷＤ１、ＷＯ２はワードドライバ、ＢＤ１、ＢＯ
２はビットドライバ；８口１０．ＢＯ２０はビットドラ
イバ出力；（Ｊ１、＋Ｊ２はワード線容量；ＣＢｌ　、
　ＣＢ２はビット線容量、ＴＲ１〜ＴＲ４はセルトラン
ジスタを示している。さらに、参照符号ＴＲ５〜ＴＲ８
；Ｉｔ、　１２；Ｇｌは、それぞれセンス回路における
トランジスタ：電流源：ゲートを示し、また、Ｖｌ？は
レファレンス電圧を示し、該レファレンス電圧ＶＲはワ
ードドライバの高レベル／低レベルの中間に設定されて
いる。

ここで、メモリセル■（セルトランジスタＴＲＩ）の内
容を読み出す場合には、ワードドライバＭＤＩおよびビ
ットドライバＢＤＩを高レベルとし、ワードドライバー
Ｄ２およびビットドライバＢＤ２を低レベルにする。こ
のとき、メモリセル■のトランジスタＴＲＩのエミッタ
がビット線Ｂ１に接続されているため、センス回路８の
トランジスタＴＲ５はオフ状ｌ１ｌ（高レベル）となり
、出力Ｏｎには低レベルのデータが出力される。また、
上記条件でセルトランジスタＴＲＩのエミッタがビット
線ＢＤＩに接続されていない（未接続）ならば、トラン
ジスタＴＲ５はオン状１！（低レベル）となり、出力Ｏ
ｎには高レベルのデータが出力されることになる。

〔発明が解決しようとする課題〕

ところで、メモリセルの規模が大きくなるにつれて、ワ
ード線およびビット線に付く負荷（容量）が大きくなる
。そこで、ワードドライバの出力段には、駆動能力を上
げるためにダーリントン回路が使用される。しかし、こ
のダーリントン回路を使用することによって、ワードド
ライバが低レベルから高レベルに立ち上がる際に、オー
バーシュートが発生し易くなる。

例えば、従来の半導体記憶装置においては、ビット線Ｂ
１が選択（トランジスタＴＲ７がオン状態）、ビット線
Ｂ２が非選択（トランジスタＴＲ８がオフ状ｍ＞で、ワ
ードドライバ畦２の出力が低レベルから高レベルに変化
した場合、トランジスタＴＲ２およびＴＲ７を介して電
流が流れるため、ビット線Ｂ１のレベルは（ワードドラ
イバーＤ２の高レベル出力電圧ＶＯＨ）−（セルトラン
ジスタＴＲ２のベース・エミッタ間電圧ＶＢＥ）となる
、しかし、ビット１ｌＢ２にもセルトランジスタＴＲ４
を介してビット線容量ＣＢ２に電流が流れるため、　（
ワ−トド′ライバーＤ２の高レベル出力電圧ＶＯ）ｌ＋
オーバーシュートレベル）−（セルトランジスタＴＲ４
のベース・エミッタ間電圧ＶＢＥ）のレベルが保持され
ることになる。この状態からメモリセル■（セルトラン
ジスタＴＲ３のエミッタはビット線Ｂ２と未接続）を選
択した場合、トランジスタＴＲ６がオンし出力Ｏｎは低
レベルから高レベルに切り変わる。この時トランジスタ
ＴＲ６のオン時間はビット線Ｂ２の立ち下がり時間に依
存するため、非選択時のビット線レベルが高い程出力Ｏ
ｎの立ち上がり（低レベル→高レベル）時間も遅くなる
。従って、従来の半導体記憶装置では、ワードドライバ
のオーバーシュートによって非選択のビット線が高くな
るため、未接続のメモリセルの読み出し時間が遅れる欠
点がある。

第８図は第７図の半導体記憶装置における動作を説明す
るためのタイミング図であり、第７図に示す半導体記憶
装置において、ワード線−１，Ｗ２の容量ＣＷ１．ＣＧ
１２が４ｐＦ、ビット線Ｂ１、Ｂ２の容量ＣＢＩ　。

ＣＢ２が１９Ｆの場合（６４ワード×１６０ビツト相当
）のＡＣシミュレーション結果を示すものである。ここ
で、レファレンス電圧ＶＲは２．０ボルトとする。

また、第８図における各領域■〜■は、それぞれメモリ
セルの選択を■→■→■→■の順に選択した場合の各レ
ベルのタイミングを示している。

まず、選択されるメモリセルが■→■に移るとき（Ｎ域
Ｉおよび■参照）、ワード線−２は−２，４ボルトから
−１，８ボルトになるが、過渡的に０．２ボルトのオー
バーシュートが発生し、−１，６ボルトとなる（第８図
中、ポイントＰＩ参照）。そのため、非選択ビット線Ｂ
２が−２，５ボルトから−２，３ボルトと上昇して保持
されてしまい（第８図中、ポイントＰ２参照）、選択さ
れるメモリセルが■→■に移るとき（領域■および■参
照）、ビット線Ｂ２は−２，３ボルトから−２，８ボル
ト（振幅０．５ボルト）まで立ち下がることで、出力Ｏ
ｎはゲートＧ１の遅延時間後低レベルから高レベルに立
ち上がる。従って、出力端子の立ち上がり時間が遅延し
て、読み出しの動作速度が低下することになる。

本発明は、上述した従来の半導体記憶装置が有する課題
に鑑み、ワードドライバのオーバーシュートによる非選
択ビット線への影響をなくし、出力端子の立ち上がり時
間を高速化することを目的とする。

〔課題を解決するための手段〕

第１図は本発明に係る半導体記憶装置の原理を示す図で
ある。

本発明によれば、複数のワード線−１，ｕ２と、複数の
ビット線Ｂ１、Ｂ２と、前記各ワード線−１，−２およ
び各ビット線Ｂ１、Ｂ２の交差個所に設けられた複数の
メモリセルＴＲ１〜ＴＲ４と、前記複数のビット線Ｂ１
、Ｂ２に設けられ、非選択のビット線Ｂ１、Ｂ２を所定
レベルに保持する非選択ビット線クランプ回路１０とを
具備する半導体記憶装置が提供される。

〔作　用〕

本発明の半導体記憶装置によれば、非選択ビット線クラ
ンプ回路１θがそれぞれのビット線Ｂ１、Ｂ２に設けら
れ、非選択のビット線Ｂｌ　（８２）を所定レベルに保
持するようになっている。

コレニよって、ワードドライバのオーバーシュートによ
る非選択ビット線への影響をなくし、出力端子の立ち上
がり時間を高速化することができる。

〔実施例〕

以下、図面を参照して本発明に係る半導体記憶装置の実
施例を説明する。

第２図は半導体記憶装置の全体的な構成を概略的に示す
ブロック図であり、ＥＣＬ型ＲＯＭの全体的な構成を示
すものである。同図中、参照符号１はＸ−アドレス入力
端子を示し、２はＹ−アドレス入力端子、９は出力端子
を示している。

第２図に示されるように、半導体記憶装置は、Ｘ−アド
レスゲート３．Ｙ−アドレスゲート４．ワードトライバ
４．ビットドライバ６、メモリセルアレイ７、および、
センス回路８を備えている。

Ｘ−アドレス信号は、Ｘ−アドレス入力端子１（ＡＸＩ
〜ＡＸｎ）およびＸ−アドレスゲート３を介してワード
ドライバ４に供給され、また、Ｙ−アドレス信号は、Ｙ
−アドレス入力端子２　（ＡＹＩ〜ＡＹｎ）およびＹ−
アドレスゲート５を介してビットドライハロに供給され
ている。そして、ワードドライバ４およびビットドライ
バ６によって制御されるワード線およびビット線によっ
て、Ｘ−アドレス信号およびＹ−アドレス信号に対応し
たメモリセルアレイ７内の所定のメモリセル（セルトラ
ンジスタ）の内容がセンス回路８を介して出力端子９（
０１〜Ｏｎ）から出力されるようになっている。

第３図は本発明の半導体記憶装置の一実・施例を示す等
価回路図であり、特に、ワードドライバ４゜ビットドラ
イバ６、メモリセレアレイ７．センス回路８および非選
択ビット線クランプ回路１０１．１０２（１０）を示す
ものである。同図は、ＥＣＬ型ＲＯＭを示すもので、説
明を簡略化するために、メモリセレアレイ７を２Ｘ２　
（４つのセルトランジスタＴＲ１〜ＴＲ４）で構成し、
周辺回路は省略している。

第３図において、参照符号ＧＮＤはグランドレベル（Ｏ
Ｖ）を示し、ＶＥＥは電源電圧（−４，５Ｖまたは−５
，２Ｖ）；ｋ１、礼はワード線；Ｂ１、Ｂ２はピント線
；ＷＤＩ、賀Ｄ２はワードドライバ；ＢＤＩ、ＢＯ２は
ビットドライバ；ＢＤＩＯ，ＢＯ２０はビットドライバ
出力；ＣＷＩ、ＣＨ２はワード線容量；ＣＢＩ、ＣＢ２
はビット線容量、ＴＲ１−ＴＲ４はセルトランジスタを
示している。さらに、参照符号ＴＲ５〜ＴＲ８；１１、
１２；Ｇｌは、それぞれセンス回路８におけるトランジ
スタ；電流源；ゲートを示し、また、ＶＲはレファレン
ス電圧を示し、該レファレンス電圧ＶＲはワードドライ
バの高レベル／低レベルの中間に設定されている。そし
て、ＴＲ９，ＴＲ１０，ＲＬ、Ｉ３．１４は、ビット線
Ｂ１に接続された非選択ビット線クランプ回路１０１に
おけるトランジスタ；抵抗器；電流源を示し、また、Ｔ
ＲＩＩ、ＴＲ１２，Ｒ２，Ｉ５．１６は、ビット線Ｂ２
に接続された非選択ビット線クランプ回路１０２におけ
るトランジスタ；抵抗器；電流源を示している。

ここで、メモリセル■（セルトランジスタＴＲＩ）の内
容を読み出す場合には、ワードドライバＷＤＩおよびビ
ットドライバＢＤＩを高レベルとし、・ワードドライバ
畦２およびビットドライバＢＤ２を低レベルにする。こ
のとき、メモリセル■のトランジスタＴＲＩのエミッタ
がビット線Ｂｌに接続されているため、センス回路のト
ランジスタＴＲ５はオフ状態（高レベル）となり、出力
Ｏｎには低レベルのデータが出力される。また、上記条
件でセルトランジスタＴＲＩのエミッタがビット線ＢＤ
Ｉに接続されていない（未接続）ならば、トランジスタ
ＴＲ５はオン状態（低レベル）となり、出力Ｏｎには高
レベルのデータが出力される。

第７図および第３図の比較から明らかなように、本実施
例の半導体記憶装置は、ビット線Ｂ１およびＢ２に対し
て非選択ビット線クランプ回路１０１および１０２が設
けられている以外は、第７図の半導体記憶装置と同様な
ものである。

本実施例の半導体記憶装置において、例えば、ビット線
Ｂ１が選択される場合（メモリセル■または■が選択さ
れる場合）、ビットドライバＢＤＩの出力ＢＤＩＯは高
レベルでビットドライバＢＤ２の出力ＢＤ２０は低レベ
ルとなる。このとき、選択ビット線Ｂ１に接続された非
選択ビット線クランプ回路１０１において、トランジス
タＴＲｌ０のベースには高レベル信号が供給されるので
、該トランジスタＴＲｌ０はスイッチ・オンとなり、そ
の結果、トランジスタＴＩ？９のベース電位は低レベル
となって該トランジスタＴＲ９はスイッチ・オフとなる
。従って、選択されたビット線Ｂ１に設けられている非
選択ビット線クランプ回路１０１は、該選択ビット線Ｂ
１に影響を与えない。一方、非選択ピント線Ｂ２に接続
された非選択ビット線クランプ回路１０２において、ト
ランジスタＴＲ１２のベースには低レベル信号が供給さ
れるので、該トランジスタＴＲ１２はスイッチ・オフと
なり、その結果、トランジスタＴＲＩＩのベース電位は
高レベルとなっ・て該トランジスタＴＲＩＩはスイッチ
・オンとなる。従って、非選択のビット線Ｂ２に設けら
れて゛いる非選択ピント線りランプ回路１０２は、該非
選択ビット線Ｂ２のレベルを所定の電位（ＧＮＤのレベ
ル（０ポルト）よりもトランジスタＴＲ１１による電圧
分だけ低い電位−）に保持することになる。

第４図は第３図の半導体記憶装置におけるワードドライ
バの一例を示す回路図である。同図に示されるように、
ワードドライバーＤｉ、ＷＤ２は、例えば、抵抗器Ｒ３
，トランジスタＴＲ１３〜１７および電流源Ｉ７〜Ｉ９
で構成されている。図から明らかなように、ワードドラ
イバーＤｉ、ＷＤ２において、アドレス信号（ワードア
ドレス信号）Ａｔ、Ａ２はトランジスタＴＲ１３，ＴＲ
１４のベースに供給され、また、レファレンス電圧ＶＲ
はトランジスタＴＲ１５のベースに供給されるようにな
っている。そして、該ワードドライバの出力段には、駆
動能力を上げるために、トランジスタＴＲ１６，ＴＲ１
７によりダーリントン回路が構成されている。

第５図は第３図の半導体記憶装置における動作を説明す
るためのタイミング図である。ここで、第３図に示す半
導体記憶装置において、ワード線−１，礼の容量吐１　
、　ＣＨ２が４ｐＦ、ビット線Ｂ１、Ｂ２の容量ＣＢＩ
、ＣＢ２が１９Ｆの場合（６４ワード×１６０ビツト相
当）のＡＣシミュレーション結果を示す。この時のレフ
ァレンス電圧ＶＲは２−０ボルトとする。

また、第５図における各領域Ｉ〜■は、それぞれメモリ
セルの選択を■→■→■→■の順に選択した場合の各レ
ベルのタイミングを示している。

まず、選択されるメモリセルが■→■に移るとき（ＳＮ
域Ｉおよび■参照）、ワード線−２は−２，４ボルトか
ら−１，８ボルトになるが、第８図で説明した従来装置
と同様に、過渡的に０．２ボルトのオーバーシュートが
発生し、−１，６ボルトとなる（第５図中、ポイントＰ
ＩＧ参照）。このとき、非選択ビット線Ｂ２に設けられ
ている非選択ビット線クランプ回路１０２（第３図参照
）は、該非選択ビット線Ｂ２のレベルを−２，５ボルト
に保持するため、選択されるメモリセルが■→■に移る
とき（領域■および■参照）、ビット線Ｂ２は−２，５
ボルトから−２，８ボルト（振幅０．３ボルト）まで立
ち下がることで、出力ＯｎはゲートＧ１の遅延時間後低
レベルから高レベルに立ち上がる。

従って、本実施例の半導体記憶装置は、第７図および第
８図を参照して述べた従来の半導体記憶装置に比較して
、ビット線の振幅が０．２ボルト（０，５■→０．３　
Ｖ　）減少する分だけ高速化が可能となる。

第６図は本発明の半導体記憶装置と従来の半導体記憶装
置との動作を比較して示す図であり、特に、選択される
メモリセルが■→■に移るときにおけるビット線Ｂ２の
レベル変化とそれに要する時間を示すもので、第５図お
よび第８図の領域■を拡大して一緒に示すものである。

同図中、点線は従来の半導体記憶装置における出力レベ
ル（Ｏｎ）およびビット線レベル（Ｂ２）を示し、実線
は本発明の半導体記憶装置におけるものを示す。

第６図における点線と実線との比較から明らかなように
、例えば、メモリセルが■→■→■→■の順で選択され
、最後のメモリセルが■→■に移るとき、従来装置では
、ビット線Ｂ２は、−２，３ボルトから−２，８ボルト
まで０．５ボルトの振幅だけ変化するのに対して、本実
施例装置では、−２，５ボルトから−２，８ボルトまで
０．３ボルトの振幅だけ変化するだけでよいため、ゲー
トＧｌの遅延時間ｔｐＧ１だけ動作を高速化することが
でき、ビット線Ｂ２の振幅差による遅延時間差Δｔだけ
読み出し処理の時間を短縮することができる。

具体的に、例えば、前述したＡＣシミュレーション結果
では、アドレス入力端子（１，２）から出力端子（９）
までの遅延時間が従来の半導体記憶装置で２、１ｎｓｅ
ｃ、であったのが、本実施例の半導体記憶装置では１．
７ｎｓｅｃ、に短縮することができる。すなわち、Δｔ
−０，４ｎｓ（約２０％）の高速化を実現することがで
きる。

（発明の効果〕 以上、詳述したように、本発明の半導体記憶装置は、非
選択のビット線を非選択ビン）Ｍクランプ回路で所定レ
ベルに保持することによって、ワードドライバのオーバ
ーシュートによる非選択ビット線への影響をなくし、出
力端子の立ち上がり時間を高速化することができる。

【図面の簡単な説明】

第１図は本発明に係る半導体記憶装置の原理を示す図、 第２図は半導体記憶装置の全体的な構成を概略的に示す
ブロック図、 第３図は本発明の半導体記憶装置の一実施例を示す等価
回路図、 第４図は第３図の半導体記憶装置におけるワードドライ
への一例を示す回路図、 第５図は第３図の半導体記憶装置における動作を説明す
るためのタイミング図、 第６図は本発明の半導体記憶装置と従来の半導体記憶装
置との動作を比較して示す図、第７図は従来の半導体記
憶装置の一例を示す等価回路図、 第８図は第７図の半導体記憶装置における動作を説明す
るためのタイミング図である。 （符号の説明） １・・・Ｘ−アドレス入力端子、 ２・・・Ｙ−アドレス入力端子、 ３・・・Ｘ−アドレスゲート、 ４　、ＷＤＩ、ＷＯ２・・・ワードドライバ、５・・・
Ｙ−アドレスゲート、 ６　、　ＢＤＩ　、　Ｂ１０・・・ピットドライバ、７
・・・メモリセルアレイ、 ８・・・センス回路、 ９、Ｏｎ・・・出力端子、 １０、１０１．１０２・・・非選択ピント線クランプ回
路、Ｂ１、Ｂ２・・・ビット線、 ＢＤＩＯ，ＢＤ２０・・・ピットドライバ出力、ＣＢＩ
、ＣＢ２・・・ビット線容量、 ＣＷＩ、ＣＷ２・・・ワード線容量、 Ｇ１・・・インバータ、 ＧＮＤ・・・グランドレベル（０■）、■１〜■９・・
・電流源、 ｔｐＧｌ・・・インバータＧ１の遅延時間、ＴＲ１〜Ｔ
Ｒ１７・・・トランジスタ、ＶＥＥ　・・・電源電圧（
−４，５Ｖまたは−５，２Ｖ）、ＶＲ・・・レファレン
ス電圧、 匈１．Ｗ２・・・ワード線、 Δｔ・・・従来回路と本発明回路との遅延時間差。 ＧＮＤ ＧＮＤ 第１図 概略的に示すブロック図 第２図 第３図の半導体記憶装置における動作を説明するための
タイミング図 第５図 づ）− （ＷＤ１、ＷＤ２） 従来の半導体記憶装置の一例を示す等価回路図第７図

Claims (1)

1. 【特許請求の範囲】 １、複数のワード線（Ｗ１、Ｗ２）と、 複数のビット線（Ｂ１、Ｂ２）と、 前記各ワード線および各ビット線の交差個所に設けられ
   た複数のメモリセル（ＴＲ１〜ＴＲ４）と、前記複数の
   ビット線に設けられ、非選択のビット線を所定レベルに
   保持する非選択ビット線クランプ回路（１０）とを具備
   する半導体記憶装置。 ２、前記非選択ビット線クランプ回路は、前記各ビット
   線に対して設けられ、ビットドライバ（６、ＢＤ１、Ｂ
   Ｄ２）の出力信号により制御されるようになっている請
   求項第１項に記載の半導体記憶装置。 ３、前記非選択ビット線クランプ回路は、前記各ビット
   線を該ビット線における高レベルと低レベルの間の所定
   電圧レベルに保持するようになっている請求項第１項に
   記載の半導体記憶装置。 ４、前記半導体記憶装置は、ＥＣＬ型読み出し専用メモ
   リ装置である請求項第１項に記載の半導体記憶装置。 ５、複数のワード線（Ｗ１、Ｗ２）と、 複数のビット線（Ｂ１、Ｂ２）と、 前記各ワード線および各ビット線の交差個所に設けられ
   た複数のメモリセル（ＴＲ１〜ＴＲ４）と、前記複数の
   ワード線から任意の１本を選択駆動するワードドライバ
   （４、ＷＤ１、ＷＤ２）と、前記複数のビット線から任
   意の１本を選択駆動するビットドライバ（６、ＢＤ１、
   ＢＤ２）と、前記ワードドライバおよび前記ビットドラ
   イバにより選択されたワード線とビット線との交差個所
   に位置するメモリセルの内容を読み出すセンス回路（８
   ）と、 前記複数のビット線に設けられ、前記ビットドライバの
   出力信号を受け該ビットドライバで選択されたビット線
   以外の非選択ビット線を所定レベルに保持する非選択ビ
   ット線クランプ回路（１０）とを具備する半導体記憶装
   置。