JPH0497548A - 半導体チップキャリア - Google Patents
半導体チップキャリアInfo
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- JPH0497548A JPH0497548A JP21517890A JP21517890A JPH0497548A JP H0497548 A JPH0497548 A JP H0497548A JP 21517890 A JP21517890 A JP 21517890A JP 21517890 A JP21517890 A JP 21517890A JP H0497548 A JPH0497548 A JP H0497548A
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- Japan
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- semiconductor chip
- circuits
- recessed step
- conductor layer
- carrier substrate
- Prior art date
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- Granted
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- 239000000758 substrate Substances 0.000 claims abstract description 15
- 239000004020 conductor Substances 0.000 abstract description 18
- 238000007747 plating Methods 0.000 abstract description 6
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- 229910052802 copper Inorganic materials 0.000 abstract description 4
- 239000010949 copper Substances 0.000 abstract description 4
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- 229920005989 resin Polymers 0.000 description 4
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、ＰＧＡなどＩＣチップ等の半導体チップを実
装するために使用される半導体チップキャリアに関する
ものである。
装するために使用される半導体チップキャリアに関する
ものである。
ＩＣチップ等の半導体チップの゛高密度化に伴って半導
体チップキャリアの回路数が増大しているために、半導
体チップキャリアとして回路を多層に設けた多層構造の
ものが提供されている。 第６図はその一例を示すものであり、エポキシ樹脂積層
板等の樹脂積層板を積層することによって作成される多
層積層板でキャリア基板２を形成し、キャリア基板２に
は信号線や電源線、アース線などの回路１ａ、ｌｂ、ｌ
ｃ・・・が多層に設けである。この各回路１ａ、ｌｂ、
ｌｃ・・・はキャリア基板２に貫通して設けたスルーホ
ール９の内周のスルーホールメツキ層９ａを介して電気
的に接続しである。そしてキャリア基板２の表面に開口
するように半導体チップ搭載部３が凹設してあり、半導
体チップ搭載部３内に半導体チップ１ｏを搭載すると共
に半導体チップ搭載部３の開口部の周囲に形成したボン
ディング用回路１１にワイヤー１２をボンディングする
ことによって、半導体チップ１０を必要な回路１ａ、ｌ
ｂ、ｌｃ・・・に接続することができる。
体チップキャリアの回路数が増大しているために、半導
体チップキャリアとして回路を多層に設けた多層構造の
ものが提供されている。 第６図はその一例を示すものであり、エポキシ樹脂積層
板等の樹脂積層板を積層することによって作成される多
層積層板でキャリア基板２を形成し、キャリア基板２に
は信号線や電源線、アース線などの回路１ａ、ｌｂ、ｌ
ｃ・・・が多層に設けである。この各回路１ａ、ｌｂ、
ｌｃ・・・はキャリア基板２に貫通して設けたスルーホ
ール９の内周のスルーホールメツキ層９ａを介して電気
的に接続しである。そしてキャリア基板２の表面に開口
するように半導体チップ搭載部３が凹設してあり、半導
体チップ搭載部３内に半導体チップ１ｏを搭載すると共
に半導体チップ搭載部３の開口部の周囲に形成したボン
ディング用回路１１にワイヤー１２をボンディングする
ことによって、半導体チップ１０を必要な回路１ａ、ｌ
ｂ、ｌｃ・・・に接続することができる。
しかし、半導体チップの高密度化に伴って回路ｌａ、ｌ
ｂ、ｌｃ・・・の配線密度が高まっており、回路１ａ、
ｌｂ、ｌｃ・・・の配線上の制限からスルーホール９を
設けることが難しくなっているのが現状である。このこ
とを逆にいえば、スルーホール９によって回路１ａ、ｌ
ｂ、ｌｃ・・・の配線の設計の自由度が制約され、半導
体チップの高密度化に対応しきれなくなっているという
問題が生じているものである。 本発明は上記の点に鑑みて為されたものであり、スルー
ホールを設ける必要なく回路間の接続をおこなうことが
できる半導体チップキャリアを提供することを目的とす
るものである。
ｂ、ｌｃ・・・の配線密度が高まっており、回路１ａ、
ｌｂ、ｌｃ・・・の配線上の制限からスルーホール９を
設けることが難しくなっているのが現状である。このこ
とを逆にいえば、スルーホール９によって回路１ａ、ｌ
ｂ、ｌｃ・・・の配線の設計の自由度が制約され、半導
体チップの高密度化に対応しきれなくなっているという
問題が生じているものである。 本発明は上記の点に鑑みて為されたものであり、スルー
ホールを設ける必要なく回路間の接続をおこなうことが
できる半導体チップキャリアを提供することを目的とす
るものである。
本発明に係る半導体チップキャリアは、多層の回路１ａ
、ｌｂ、ｌｃ・・・を設けてキャリア基板２を形成する
と共にキャリア基板２の表面に半導体チップ搭載部３を
凹設し、半導体チップ搭載部３の周囲においてキャリア
基板２に凹段部４を設け、凹段部４の内周面に導体層５
を設けると共に凹段部４の内周に露出する複数の回路１
ａ、ｌｂ。 １ｃ・・・をこの導体層５で接続して成ることを特徴と
するものである。
、ｌｂ、ｌｃ・・・を設けてキャリア基板２を形成する
と共にキャリア基板２の表面に半導体チップ搭載部３を
凹設し、半導体チップ搭載部３の周囲においてキャリア
基板２に凹段部４を設け、凹段部４の内周面に導体層５
を設けると共に凹段部４の内周に露出する複数の回路１
ａ、ｌｂ。 １ｃ・・・をこの導体層５で接続して成ることを特徴と
するものである。
本発明にあっては、半導体チップ搭載部３の周囲におい
てキャリア基板２に設けた凹段部４の内周面に導体層５
を設けると共に凹段部４の内周に露出する複数の回路１
ａ、ｌｂ、ｌｃ・・・をこの導体層うで接続するように
しているために、半導体チップ搭載部３の周囲の導体層
５で各回路１ａｌｂ、ｌｃ・・・間の接続をおこなうこ
とができ、各回１１ｉ１１ａ、ｌｂ、ｌｃ・・・の接続
のためにスルーホールを設ける必要がなくなる。
てキャリア基板２に設けた凹段部４の内周面に導体層５
を設けると共に凹段部４の内周に露出する複数の回路１
ａ、ｌｂ、ｌｃ・・・をこの導体層うで接続するように
しているために、半導体チップ搭載部３の周囲の導体層
５で各回路１ａｌｂ、ｌｃ・・・間の接続をおこなうこ
とができ、各回１１ｉ１１ａ、ｌｂ、ｌｃ・・・の接続
のためにスルーホールを設ける必要がなくなる。
以下本発明を実施例によって詳述する。
第１図は本発明の一実施例を示すものであり、エポキシ
樹脂積層板やイミド樹脂積層板等の樹脂積層板を積層す
ることによって作成される多層積層板でキャリア基板２
を形成するようにしてあり、各樹脂積層板の表面に積層
した銅箔等をエツチング加工して形成した導体によって
、キャリア基板２には信号線や電源線、アース線などの
回路１ａ、ｌｂ、ｌｃ・・・が多層に設けである。また
キャリア基板２の表面に開口するように座ぐり加工など
して半導体チップ搭載部３が凹設してあり、半導体チッ
プ搭載部３の周囲には半導体チップ搭載部３を囲むよう
に凹段部４が座ぐり加工などで設けである。このように
凹段部４を設けることによって、回路１ａ、ｌｂ、ｌｃ
・・・の一部が凹段部４の内周に露出されることになる
。また半導体チップ搭載部３にはその底面から側面にか
けて銅メツキ等のメツキ層１３が形成してあり、このメ
・ツキ層１３は一部の回路１ａ、ｌｂ、ｌｃ・・・に接
続するようにしである。そして、凹段部４の内周面に銅
メツキなどを施すことによって導体層５を形成し、導体
層５を回路１ａ、ｌｂ、ｌｃ・・・の凹段部４に露出す
る部分に接続させることによって、必要とする回路１ａ
、ｌｂ、ｌｃ・・・間の電気的な接続をおこなうように
しである。 上記のようにして作成される半導体チップキャリアにあ
って、ＩＣチップ等の半導体チップ１０を半導体チップ
搭載部３内に配設して接着等すると共に、半導体チップ
搭載部３の周囲に露出される回路１ａ、ｌｂ、ｌｃ・・
・と半導体チップ１０との間に金線等のワイヤー１２を
ボンディングすることによって、半導体チップ１０の実
装をおこなうことができる。そしてこの半導体チップキ
ャリアＡでは、凹段部４の内周面に形成した導体層５で
回路１ａ、ｌｂ、ｌｃ・・・間の接続をおこなうことが
できるために、従来のようにスルーホールを加工して回
路１ａ、ｌｂ、ｌｃ・・・間の接続をおこなうような必
要がなくなる。従って、スルーホールによって回路１ａ
、ｌｂ、ｌｃ・−・の配線の設計の自由度が制約される
ようなことがなくなり、半導体チップの高密度化に対応
した配線設計を自由におこなうことが可能になる。また
この導体層５は半導体チップ搭載部３の周囲に存在する
ために、電源線やアース線となる回路１ａ、ｌｂ、ｌｃ
・・・に半導体チップ１０から最短距離で接続すること
が可能になり、半導体チップ１０の高速化に対応するこ
とが容易になる。 第２図は本発明の他の実施例を示すものであり、凹段部
４の内周面に上下複数箇所において導体層５を設け、回
路１ａ、ｌｂ、ｌｃ・・・の接続を複数箇所でおこなう
ことができるようにしである。 またこの第２図の実施例のように、配線設計に支障にな
らない場合にはスルーホール９を設けるようにしてもよ
い、第３図の実施例では、凹段部４を二段構造に形成し
、下段４ａと上段４ｂの内周面にそれぞれ導体層５を設
け、回路１ａ、ｌｂ。 ｌｃ・−・の接続を下段４ａと上段４ｂとで複数箇所に
おいておこなうことができるようにしである。 第４図の実施例では、半導体チップ搭載部３をキャリア
基板２の上下両面に設けると共に凹段部４も上下両面に
設け、各凹段部４において導体層５で回路１ａ、ｌｂ、
ｌｃ・・・の接続がおこなえるようにしである。第５図
（ａ）（ｂ）の実施例は、平面多角形状に形成される凹
段部４の内周の各面にそれぞれ電気的に接続されない独
立した導体層５を訊け、各導体層５で回路１ａ、ｌｂ、
ｌｃ・・・の接続をおこなうようにしたものである。
樹脂積層板やイミド樹脂積層板等の樹脂積層板を積層す
ることによって作成される多層積層板でキャリア基板２
を形成するようにしてあり、各樹脂積層板の表面に積層
した銅箔等をエツチング加工して形成した導体によって
、キャリア基板２には信号線や電源線、アース線などの
回路１ａ、ｌｂ、ｌｃ・・・が多層に設けである。また
キャリア基板２の表面に開口するように座ぐり加工など
して半導体チップ搭載部３が凹設してあり、半導体チッ
プ搭載部３の周囲には半導体チップ搭載部３を囲むよう
に凹段部４が座ぐり加工などで設けである。このように
凹段部４を設けることによって、回路１ａ、ｌｂ、ｌｃ
・・・の一部が凹段部４の内周に露出されることになる
。また半導体チップ搭載部３にはその底面から側面にか
けて銅メツキ等のメツキ層１３が形成してあり、このメ
・ツキ層１３は一部の回路１ａ、ｌｂ、ｌｃ・・・に接
続するようにしである。そして、凹段部４の内周面に銅
メツキなどを施すことによって導体層５を形成し、導体
層５を回路１ａ、ｌｂ、ｌｃ・・・の凹段部４に露出す
る部分に接続させることによって、必要とする回路１ａ
、ｌｂ、ｌｃ・・・間の電気的な接続をおこなうように
しである。 上記のようにして作成される半導体チップキャリアにあ
って、ＩＣチップ等の半導体チップ１０を半導体チップ
搭載部３内に配設して接着等すると共に、半導体チップ
搭載部３の周囲に露出される回路１ａ、ｌｂ、ｌｃ・・
・と半導体チップ１０との間に金線等のワイヤー１２を
ボンディングすることによって、半導体チップ１０の実
装をおこなうことができる。そしてこの半導体チップキ
ャリアＡでは、凹段部４の内周面に形成した導体層５で
回路１ａ、ｌｂ、ｌｃ・・・間の接続をおこなうことが
できるために、従来のようにスルーホールを加工して回
路１ａ、ｌｂ、ｌｃ・・・間の接続をおこなうような必
要がなくなる。従って、スルーホールによって回路１ａ
、ｌｂ、ｌｃ・−・の配線の設計の自由度が制約される
ようなことがなくなり、半導体チップの高密度化に対応
した配線設計を自由におこなうことが可能になる。また
この導体層５は半導体チップ搭載部３の周囲に存在する
ために、電源線やアース線となる回路１ａ、ｌｂ、ｌｃ
・・・に半導体チップ１０から最短距離で接続すること
が可能になり、半導体チップ１０の高速化に対応するこ
とが容易になる。 第２図は本発明の他の実施例を示すものであり、凹段部
４の内周面に上下複数箇所において導体層５を設け、回
路１ａ、ｌｂ、ｌｃ・・・の接続を複数箇所でおこなう
ことができるようにしである。 またこの第２図の実施例のように、配線設計に支障にな
らない場合にはスルーホール９を設けるようにしてもよ
い、第３図の実施例では、凹段部４を二段構造に形成し
、下段４ａと上段４ｂの内周面にそれぞれ導体層５を設
け、回路１ａ、ｌｂ。 ｌｃ・−・の接続を下段４ａと上段４ｂとで複数箇所に
おいておこなうことができるようにしである。 第４図の実施例では、半導体チップ搭載部３をキャリア
基板２の上下両面に設けると共に凹段部４も上下両面に
設け、各凹段部４において導体層５で回路１ａ、ｌｂ、
ｌｃ・・・の接続がおこなえるようにしである。第５図
（ａ）（ｂ）の実施例は、平面多角形状に形成される凹
段部４の内周の各面にそれぞれ電気的に接続されない独
立した導体層５を訊け、各導体層５で回路１ａ、ｌｂ、
ｌｃ・・・の接続をおこなうようにしたものである。
上述のように本発明にあっては、多層の回路を設けてキ
ャリア基板を形成すると共にキャリア基板の表面に半導
体チップ搭載部を凹設し、半導体チップ搭載部の周囲に
おいてキャリア基板に凹段部を設け、凹段部の内周面に
導体層を設けると共に凹段部の内周に露出する複数の回
路をこの導体層で接続するようにしたので、半導体チッ
プ搭載部の周囲に設けた導体層で各回路間の接続をおこ
なうことができ、各回路の接続のためにスルーホールを
設ける必要がなくなるものであり、スルーホールによっ
て回路の配線の設計の自由度が制約されるようなことが
なくなり、半導体チップの高密度化や高速化に対応した
配線設計を自由におこなうことが可能になるものである
。
ャリア基板を形成すると共にキャリア基板の表面に半導
体チップ搭載部を凹設し、半導体チップ搭載部の周囲に
おいてキャリア基板に凹段部を設け、凹段部の内周面に
導体層を設けると共に凹段部の内周に露出する複数の回
路をこの導体層で接続するようにしたので、半導体チッ
プ搭載部の周囲に設けた導体層で各回路間の接続をおこ
なうことができ、各回路の接続のためにスルーホールを
設ける必要がなくなるものであり、スルーホールによっ
て回路の配線の設計の自由度が制約されるようなことが
なくなり、半導体チップの高密度化や高速化に対応した
配線設計を自由におこなうことが可能になるものである
。
第１図は本発明の一実施例の断面図、第２図乃至第４図
はそれぞれ同上の他の実施例の断面図、第５図（ａ ）
（ｂ ）は同上のさらに他の実施例の断面図と平面図、
第６図は従来例の断面図である。 １ａ、１ｂ、１ｃは回路、２はキャリア基板、３は半導
体チップ搭載部、４は凹段部、５は導体層である。 １１１４図
はそれぞれ同上の他の実施例の断面図、第５図（ａ ）
（ｂ ）は同上のさらに他の実施例の断面図と平面図、
第６図は従来例の断面図である。 １ａ、１ｂ、１ｃは回路、２はキャリア基板、３は半導
体チップ搭載部、４は凹段部、５は導体層である。 １１１４図
Claims (1)
- （１）多層の回路を設けてキャリア基板を形成すると共
にキャリア基板の表面に半導体チップ搭載部を凹設し、
半導体チップ搭載部の周囲においてキャリア基板に凹段
部を設け、凹段部の内周面に導体層を設けると共に凹段
部の内周に露出する複数の回路をこの導体層で接続して
成ることを特徴とする半導体チップキャリア。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2215178A JPH0810734B2 (ja) | 1990-08-14 | 1990-08-14 | 半導体チップキャリア |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2215178A JPH0810734B2 (ja) | 1990-08-14 | 1990-08-14 | 半導体チップキャリア |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0497548A true JPH0497548A (ja) | 1992-03-30 |
| JPH0810734B2 JPH0810734B2 (ja) | 1996-01-31 |
Family
ID=16667964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2215178A Expired - Lifetime JPH0810734B2 (ja) | 1990-08-14 | 1990-08-14 | 半導体チップキャリア |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0810734B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58197861A (ja) * | 1982-05-14 | 1983-11-17 | Nec Corp | セラミック基板 |
| JPS5910240A (ja) * | 1982-07-09 | 1984-01-19 | Nec Corp | 半導体装置 |
| JPS6256664A (ja) * | 1985-09-03 | 1987-03-12 | フオ−ド モ−タ− カンパニ− | 流体式トルクコンバ−タを用いたトランスミツシヨン |
| JPH04250641A (ja) * | 1990-06-22 | 1992-09-07 | Digital Equip Corp <Dec> | 金属被膜による半導体パッケージ |
-
1990
- 1990-08-14 JP JP2215178A patent/JPH0810734B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58197861A (ja) * | 1982-05-14 | 1983-11-17 | Nec Corp | セラミック基板 |
| JPS5910240A (ja) * | 1982-07-09 | 1984-01-19 | Nec Corp | 半導体装置 |
| JPS6256664A (ja) * | 1985-09-03 | 1987-03-12 | フオ−ド モ−タ− カンパニ− | 流体式トルクコンバ−タを用いたトランスミツシヨン |
| JPH04250641A (ja) * | 1990-06-22 | 1992-09-07 | Digital Equip Corp <Dec> | 金属被膜による半導体パッケージ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0810734B2 (ja) | 1996-01-31 |
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