JPH0487472A - 画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は画像処理装置に関し、特に階調（色）を有する
写真等の中間調画像情報を記憶するのに好適な画像処理
装置に関する。

［従来の技術］ 写真等の中間調画像（以下、「イメージ」という）をメ
モリに記憶するために必要となるメモリ容量は、画素数
と階調ビット数の積によって得られる。特に、高品位な
カラーイメージを記憶するためには膨大なメモリ容量が
必要であった。このため、イメージ情報を圧縮してメモ
リに書込み、読出し時に伸長して元のイメージ情報を得
る構成により、メモリ容量の削減が行われている。

イメージの情報量圧縮方式としては、ＪＰＥＧ（Ｊｏｉ
ｎｔ　Ｐｈｏｔｏｇｒａｐｈｉｃ　Ｅｘｐｅｒｔｓ　Ｇ
ｒｏｕｐ）にてカラー静止画符号化の国際標準化案とな
っている離散コサイン変換（以下、ｒＤｃＴＪという）
と可変長符号化（以下、ｒＶＬｃＪという）を組合せた
方式（文献１：支出；　「カラー静止画符号化国際標準
化」１画像電子学会誌第１８巻、第６号ｐｐ、３９８−
４０７．１８８９　＞が主鮫評価の結果が良（、これは
圧縮率を高（とれるため、メモリ容量の削減効果が大き
くなる。

［発明が解決しようとしている課題］ しかしながら、上記ＪＰＥＧのベースライン方式は、Ｖ
ＬＣを用いているため、ＤＣＴの基本ブロック（ＪＰＥ
Ｇ案では８×８画素、以下単に「ブロック」という）単
位の情報量（１ブロツク内の符号語のビット数の総和）
は一定とならず、従？てページプリンタのフレーム（ペ
ージ）メモリのような用途においては、フレームメモリ
のアドレスとページ上のブロックの位置の対応が複雑と
なる。さらに、ブロック間の演算を用いている（ＤＣＴ
（７）ＤＣ係数にＤＰＣＭを適用）ため、ブロック内の
情報のみでの復号化が不可能で、第１０図に示すような
画像のオーバーライドをメモリ上で実行するのは非常に
困難であった。

そこで、本発明はかかる従来技術に鑑み、画像の編集・
加工等の容易な画像処理装置を提供することを目的とす
る。

［課題を解決するための手段］ 上述した課題を解決し、目的を達成するため、本発明に
係る画像処理装置は、画像データをブロック毎に符号化
して出力する画像処理装置であって、前記画像データを
入力する入力手段と、前記入力手段で入力された画像デ
ータに対して互いに異なる複数の符号化処理を行う符号
化手段と、前記符号化手段で得られた複数の符号化処理
の結果からひとつの結果を選択する選択手段と、前記選
択手段で選択された結果を記憶する記憶手段とを備える
ことを特徴とする。

［作用］ かかる構成によれば、入力手段は画像データをブロック
毎に入力し、符号化手段は入力手段で入力された画像デ
ータに対して互いに異なる複数の符号化処理を行い、選
択手段は符号化手段で得られた複数の符号化処理の結果
からひとつの結果を選択し、記憶手段は選択手段で選択
された結果を記憶する。

［実施例コ 以下に添付図面を参照して、本発明の好適な実施例を詳
細に説明する。

〈第１実施例〉 本発明の第１実施例は、第９図に示すような複数の画素
から構成されるブロック内の情報量を所定値Ｓ以下とし
、ブロック単位で復号化可能とすると共に、フレームメ
モリのアクセスをＳ単位で行う方式ｃ以下、「ブロック
マツピング方式」という）を提案するものである。

以下、このブロックマツピング方式について第９図を用
いて説明する。

第９図において、入力端子９１より入力されたイメージ
画素データは、ブロック化回路９２においてＤＣＴのブ
ロック（例えば８×８画素）に切出され、符号化回路３
５ａ〜３５ｄに供給される。このブロック化回路９２は
、数ライン（本実施例では７ライン）分の遅延を行うた
めのラインメモリで構成される。符号化回路３５ａ〜３
５ｄは各々異なる情報量となるように設定された可変長
符号化を含む符号化回路で、符号語をシリアル／パラレ
ル変換器（以下、ｒＳ／ＰＪという）９５ａ〜９５ｄに
、符号長を符号長カウンタ３６ａ〜３６ｄに各々供給す
る。符号長カウンタ３６ａ〜３６ｄは、各符号化回路に
おける現ブロックの符号長（符号語のビット数の総和）
を求めるためのカウンタで、ブロックの先頭でリセット
され、以降、符号化回路３５ａ〜３５ｄより供給される
符号長を１ブロツク分累積し、結果を符号化選択回路３
７に供給する。Ｓ　／　Ｐ　５　ａ〜５ｄは各符号化回
路より入力されるシリアルデータをＳピット分（Ｓは１
ブロツクの最大情報量）蓄積し、所定のタイミングで信
号切換スイッチ９７の各端子に出力する。

符号化選択回路３７は、符号長カウンタ３６ａ〜３５ｄ
より供給される符号化回路における現ブロックの符号長
を所定値Ｓと比較し、Ｓ以下で最もＳに近い値となる符
号化回路を判定し、判定結果、即ち選択された符号化回
路のインデックスを信号切換スイッチ７及びインデック
スメモリ９９に供給する。信号切換スイッチ９７は、イ
ンデックスに対応する符号化回路によるデータが格納さ
れているＳ／Ｐが接続されている端子を共通端子ｅに接
続し、現ブロックのデータをフレームメモリ９８の当該
アドレスに書込む。同時にインデックスメモリ９９のフ
レームメモリ９８のアドレスに対応する部分に選択され
た符号化回路のインデックスが書込まれる。

上記、操作の繰返しにより、１フレーム（ベージ）分の
データがフレームバッファ９８に蓄積され、入力端子９
６に不図示の外部装置（例えば、プリンタエンジン等）
より同期信号が入力されると、メモリ制御回路９０によ
り上記同期信号に同期してフレームメモリの先頭アドレ
スより順次Ｓビット単位で符号化されたブロックデータ
が読出される。同時に、インデックスメモリ９９の該当
ブロックのインデックスも読出され、デイレイ回路９２
にて復号化に要する時間分だけ遅延され、信号切換スイ
ッチ９３の制御端子に供給される。

復号化回路９１ａ〜９１ｄは各々符号化回路３５ａ〜３
５ｄに対応する復号化回路で、フレームメモリより読出
されたデータを各々復号化し、結果を各々スイッチ９３
の端子ａ〜ｄに出力する。従って、スイッチ９３の共通
端子ｅからは、インデックスに対応した復号化回路によ
る結果が出力され、ラスク化回路９４にてブロック走査
からラスター走査に変換されて伸長されたイメージ画素
データが出力端子９５より出力される。

しかし、上記方式によると、各符号化回路毎に符号長カ
ウンタが必要であり、また符号化選択回路では各符号化
回路の符号長カウンタの値を所定値Ｓと比較し、Ｓ以下
で最も近い値を検索するため、符号化回路の数が増加す
ると、判定のための比較器の数が指数関数的に増加し、
ハードウェアが複雑となるだけでなく、判定のために要
する時間も長くなる。

そこで、簡単な回路にて上記符号化回路の選択を行い、
符号化回路の数を増加させてもハードウェアが複雑とな
らない構成の画像処理装置を実現するため、第１実施例
は以下のような構成となる。

第１図（ａ）、（ｂ）はかかる画像処理装置の構成の一
例を示すブロック図である。第１図（ａ）において、入
力端子１からはイメージ画素データが入力される。入力
されたイメージ画素データはブロック化回路２において
、ＤＣＴ等の直交変換の処理ブロック（例えば、８×８
画素）に切出され、符号化回路３８〜３ｄに供給される
。

符号化回路３ａ〜３ｄは各々異なる情報量となるように
設定された符号化回路で、符号語を一定のレートで連続
にシリアルパラレル変換器（以下、ｒＳ／ＰＪと称す）
５ａ〜５ｄに、誤検出防止用マスク信号をＥＯＢ検出回
路４８〜４ｄに各々供給する。ＥＯＢ検出回路４８〜４
ｄは各符号化回路３８〜３ｄより出力されるＥＯＢ信号
を検出する回路で、後述の第２図に示すような回路で構
成される。他の構成は第９図とほぼ同様なのでその説明
は省略する。

第１図（ｂ）は第１図（ａ）の画像記憶部を含む画像処
理装置の全体構成を示す図である。

第１図（ｂ）において、２００は画像入力部であり、Ｃ
ＣＤセンサを含むイメージスキャナ等の画像読取装置や
ホストコンピュータ、Ｓ■カメラ、ビデオカメラ等の外
部機器のインタフェース等により構成される９画像入力
部２００から入力された画像データは、第１図（ａ）に
示される画像記憶部２０１の入力端子１に供給される。

２０２はオペレータが画像データの出力光の指定等を行
う操作部、２０３は出力制御部であり、前者は画像デー
タの出力光の選択、後者はメモリ読み出しの同期信号の
出力等を行う。２０４はデイスプレィ等の画像表示部、
２０５は公衆回線やローカルエリアネットワークを介し
て画像データの送信を行う送信部、２０６は例えば感光
体上にレーザビームを照射して潜像を形成し、これを可
視画像化するレーザビームプリンタ等の画像出力部であ
る。尚、画像出力部２０６はインクジェットプリンタや
熱転写プリンタ、ドツトプリンタ等であっても良い。

第２図は第１実施例のＥＯＢ検出回路４８〜４ｄの具体
的な構成例を示す回路図である。尚、同図中のＥＯＢ検
出回路４は同一の構成を有するＥＯＢ検出回路４ａ〜４
ｄの一例である。第１実施例においてはＥＯＢ符号を“
ＬＬＬＬ”とする。

シフトレジスタ１７には符号化回路より出力される符号
語の先頭４ビツトが入力され、各桁の出力がＯＲ回路１
８に供給される。これにより、ＥＯＢ符号の検出が可能
である。しかしながら、シフトレジスタの状態によって
は、レジスタに符号語を格納中にたまたま”ＬＬＬＬ”
となってしまうことがある。そこで、第１実施例では符
号語の４ビツト目以外で“ＬＬＬＬ”となる信号をマス
クする信号をＯＲ回路１８に入力し、上記誤検出を防止
している。なお、第１実施例は、上記マスク信号を各符
号化回路３８〜３ｄより供給しているが、これに限らず
例えば、シフトレジスタ１７に先頭の４ビツトが格納さ
れた直後にシフトレジスタ１７の各桁を論理和した信号
をラッチする構成としても良い。

検出されたＥＯＢ信号は各々符号化選択回路６に供給さ
れる。

第３図は第１実施例の符号化選択回路６の具体的な構成
例を示す回路図である。

ＥＯＢ検出回路３８〜３ｄによって検出されたＥＱＢ信
号１００ａ〜１００ｄは、論理回路１９ａ〜１９ｄに供
給される。論理回路１９ａ〜１９ｄはＥＯＢ信号が重な
った時に信号の衝突を防止するための回路で、第３図中
に示されるように３人力ＮＡＮＤ回路１３１〜１３４と
ＯＲ回路１３５〜１３８とをそれぞれ対応させた組合せ
回路となっている。ここで、衝突の際の優先順位は、出
力信号１０１ａ−出力信号１０１ｂ−出力信号１０１ｃ
→出力信号１０１ｄで高（なるように設定している。

論理回路１９ａ〜１９ｄの演算結果は、各々４人力ＮＡ
ＮＤ回路２０．インデックス信号回路２１ａ〜２１ｄ及
びより優先順位の高い論理回路に供給される。ＮＡＮＤ
回路２０はＤ型フリップフロップ（以下、ｒＤＦ／ＦＪ
という）２２のクロックを生成するための回路である。

即ち、論理回路１９ａ〜１９ｄのいずれかにより対応す
るインデックス信号ゲート回路が開かれると信号＄４１
０２上にＥＯＢ信号を出力した符号化回路に対応したイ
ンデックスが出力され、ＮＡＮＤ回路２０によりＤ　Ｆ
／Ｆ　２２に上記インデックスが格納される。上記動作
は、ＥＯＢ信号が検出される度に行われるため、ある所
定時間後のＤ　Ｆ／Ｆ　２２の出力からは、上記所定時
間内で最後にＥＯＢ信号が検出された符号化回路のイン
デックスが得られることになる。

第４図は第１実施例の符号化選択回路６のタイミングチ
ャートである。同図中、１００ａ−１００ｄは各々ＥＯ
Ｂ検出回路４ａ−４ｄの出力結果、即ち、ＥＯＢ信号を
、１０１ａ　〜１０１ｄは各論理回路１９ａ〜１９ｄの
出力結果、即ち、出力信号を、１０２°、１０３°は各
々Ｄ　Ｆ／Ｆ　２２の入出力信号１！！１０２，１０３
の入力信号、出力信号を、それぞれ示している。

チャートの前半（第４図中、ブロックｊの部分）では、
ＥＯＢ信号１００ａ　〜１００ｄに重なりかないため、
ＤＦ／Ｆ２２の出力は同図の出力信号１０３°に示すよ
うになり、所定時刻ｔ１でラッチすれば最後にＥＯＢ信
号が検圧された符号化回路のインデックスが得られるこ
とがわかる。

チャートの後半（第４図中、ブロックにの部分）は、Ｅ
ＯＢ信号１００ａ、１００ｃ並びにＥＯＢ信号１００ｂ
、１００ｄの２カ所に重なりが生じた場合を示している
。

論理回路１９ａの出力信号１０１ａは、（イ）に示すよ
うに、ＥＯＢ信号１００ａの立下がりによって“Ｌ”と
なる。次にＥＯＢ信号１００ｃが立下がると、論理回路
１９ａのＮＡＮＤ回路１３１の出力は”Ｈ”となり、Ｏ
Ｒ回路１３５の出力信号１０１ａは（ロ）に示すように
“Ｈ”にリセットされると同時に、論理回路１９ｃの出
力信号１０１ｃは“Ｌ”となり、インデックス″１１”
がゲート回路２１ｃよりフリップフロップ２２に供給さ
れる。

次に、論理回路１９ｂの出力信号１０１ｂはＥＯＢ信号
１００ｂにより一時立下がるが、ＥＯＢ信号１００ｄも
同時に立下がるため、論理回路１９ｂのＮＡＮＤ回路１
３２により“Ｈ″に瞬時にリセットされる（ハ）。

従って、Ｄ　Ｆ／Ｆ　２２の出力信号１０３゛は、第４
図に示すように、所定時刻ｔ２でラッチすれば最後にＥ
ＯＢ信号が検出された符号化回路のインデックスが得ら
れる。この例では、出力信号１０１ｄが出力信号１０１
ｂよりも優先順位が高いため、選択されるインデックス
は“１０”となる。選択されたインデックスは、インデ
ックスメモリ９及び信号切換スイッチ７に供給される。

一方、Ｓ　／　Ｐ　５　ａ〜５ｄは、各符号化回路３８
〜３ｄより入力されるシリアルデータをＳビット（Ｓは
１ブロツクの最大情報量）分蓄積し、所定のタイミング
で信号切換スイッチ７の各端子ａ〜ｄに出力する。信号
切換スイッチ７は選択されたインデックスに対応するＳ
／Ｐが接続されている端子を共通端子ｅに接続し、デー
タをフレームメモリ８の該当アドレスに書込む。インデ
ックスメモリ９は、選択されたインデックスを上記フレ
ームメモリ８の書込みアドレスに対応する部分に書込む
。

フレームメモリ以降は第９図と同様であるため、説明は
省略する。

以上の説明により、符号化データが一定のレートで出力
された場合、その情報量は出力時間に比例することに着
目し、ブロックの先頭データからＥＯＢ信号が出力され
るまでの時間で情報量を検出し、符号化回路の選択を行
う構成としたため、第１実施例では、カウンタや比較器
が不要となり、符号化回路の数が増加しても簡単な回路
で符号化選択を実現することができる。

〈第２実施例〉 第５図は本発明の第２実施例に係る画像処理装置の構成
を示すブロック図である。第５図においては、第１実施
例と同一の機能を有するブロックには同一の番号を付し
、説明を省略する。

以下、第１図の第１実施例と異なる部分についてのみ説
明する。

符号化回路３８〜３ｄは各々異なる情報量となるように
設定された符号化回路で符号語をＳ／Ｐ５ａ〜５ｄに、
ＥＯＢ信号を符号化選択回路６に供給する。ＥＯＢ信号
はＥＯＢ符号の挿入された位置を示す信号で、例えば、
ＥＯＢ符号が出力された時に“Ｌ”となるような信号で
ある。符号化選択回路６は、第３図に示すような回路で
あり、本構成によりさらにハードウェアの簡略化が図れ
る。

〈第３実施例〉 第６図は本発明の第３実施例に係る画像処理装置の構成
を示すブロックである。同図においては、第５図の実施
例と同一の機能を有するブロックには同一の番号を付し
、説明を省略する。

第１実施例は直交変換回路等の情報量の制御に関係しな
い部分を各符号化回路にて共用することにより、ハード
ウェアの削減を図ったものである。以下、第５図の実施
例と異なる部分についてのみ説明する。

前記ＪＰＥＧのベースライン方式のように、ＯＣＴとＶ
ＬＣを組合せた符号化を本発明に適用する場合、ＤＣＴ
回路とジグザクスキャンを行うスキャン変換回路は、情
報量の制御に関係な（、各符号化回路にて共用可能であ
る。従って、第１実施例では、ＤＣＴ回路２４とスキャ
ン変換回路２５を符号化回路の外に出し、各符号化回路
において共用することにより、ハードウェアの簡略化を
行っている。

ブロック化回路２により、ブロック状に切出されたイメ
ージ画素データは、ＤＣＲ回路２４にて離散コサイン変
換される。ＤＣＴの変換係数は、スキャン変換回路２５
によって提示の係数より順にジグザグにスキャンされ、
各符号化回路２６ａ〜２６ｄに供給される。

第７図は第３実施例の符号化回路２６ａ〜２６ｄの具体
的な構成を示すブロック図である。符号化回路２６ａ〜
２６ｄの一例を示す符号化回路２６において、ジグザク
スキャンされた変換係数は、量子化器３１にて量子化さ
れ、ＶＬＣ回路３２に供給される。ＶＣＬ回路３２では
量子化された変換係数をハフマン符号化等の公知の可変
長符号化により符号化し、符号語を各Ｓ　／　Ｐ　５　
ａ〜５ｄに、ＥＯＢ信号を符号化選択回路６に供給する
。ＥＯＢ信号は、前記のようにＥＯＢ符号の挿入された
位置を示す信号で、ＥＯＢ符号が出力された時に”Ｌ”
が出力され、上記以外では“Ｈ”となる信号である。　
符号化選択回路６は、第３図と同様な回路で、選択され
た符号化回路を示すインデックスがインデックスメモリ
９及び信号切換スイッチ７に供給され、選択された符号
化データ及びインデックスがフレームメモリ８及びイン
デックスメモリ９の該当アドレスに書込まれる。

上記操作の繰返しにより、１フレーム（ページ）分のデ
ータがフレームバッファ８に蓄積され、入力端子１６に
外部装置、例えばプリンタエンジン（図示せず）より同
期信号が入力されると、メモリ制御回路１０により、上
記同期信号に同期してフレームメモリの先頭アドレスに
より順次Ｓビット単位で符号化データ及び対応するイン
デックスが順次フレームメモリ８及びインデックスメモ
リ９より読出される。

復号化回路２７ａ〜２７ｄは各々符号化回路２６８〜２
６ｄに対応する復号化回路で、具体的には第８図に示す
ような構成をとる。

第８図は第３実施例の復号化回路２７ａ〜２７ｄの具体
的な構成を示すブロック図である。復号化回路２７ａ〜
２７ｄの一例を示す復号化回路２７において、読出され
た符号化データは可変長復号化回路３３でＤＣＴの変換
係数の量子化コードが得られ、逆量子化器３４にて量子
化代表値に変換されて、信号切換スイッチ１３の各端子
ａ　−ｄに供給される。

一方、インデックスメモリ９より読出されたインデック
スは、デイレイ回路２８にて復号化に要する時間分だけ
遅延させられ、信号切換スイッチ１３の制御端子に供給
される。従って、スイッチ１３の共通端子ｅからはイン
デックスに対応した復号化回路によるＯＣＴの変換係数
の量子化代表値が出力され、スキャン変換回路２９にて
ジグザグスキャンから逆ＤＣＴ回路３０に適した順序に
スキャン変換され、逆り、ＣＴ回路にて逆離散コサイン
変換され、ラスター化回路１４にてブロック単位の走査
から元のラスター走査に変換されて、伸長されたイメー
ジ画素データが出力端子１５より出力される。

以上の第１〜第３実施例では、符号化選択回路より出力
されるインデックスをインデックスメモリに書込んでい
たが、インデックスメモリのアクセスが充分高速であれ
ば、各符号化回路よりＥＯＢ信号が出力される順にイン
デックスメモリの同じアドレスにオーバーライドする構
成でも良い。

即ち、ＥＯＢ信号が出力された順にインデックスメモリ
の同じアドレスに該当インデックスが書込まれるので、
所定時間後にインデックスメモリの該当アドレスを読出
せば、所定時間内で最後にＥＯＢ信号が出力された符号
化回路のインデックスが得られる。従って、該インデッ
クスにより符号化データをフレームメモリに書込むか、
あるいはインデックスメモリと同様に、ＥＯＢ信号が出
力された順に符号化データをフレームメモリにオーバー
ライドすれば、前記の実施例と全（同じ結果がフレーム
メモリ上に得られることになる。

尚、符号化方式は、ＡＤＣＴに限らず、ブロック毎に可
変長となる他の符号化方式であっても良い。

また、上述の第１．第２実施例は、各々ゲート回路によ
ってハード的に行う他、コンピュータのソフトウェアに
よって行っても良い。

［発明の効果］ 以上詳述したように、本発明では、画像の編集・加工等
の容易な画像処理装置を実現することができる。

【図面の簡単な説明】

第１図（ａ）、（ｂ）は本発明の第１実施例に係る画像
処理装置の構成を示すブロック図、第２図は第１実施例
のＥＯＢ検出回路４８〜４ｄの具体的な構成例を示す回
路図、 第３図は第１実施例の符号化選択回路６の具体的な構成
例を示す回路図、 第４図は第１実施例の符号化選択回路６のタイミングチ
ャート、 第５図は本発明の第２実施例に係る画像処理装置の構成
を示すブロック図、 第６図は本発明の第３実施例に係る画像処理装置の構成
を示すブロック図、 第７図は第３実施例の符号化回路２６ａ〜２６ｄの具体
的な構成を示すブロック図、 第８図は第３実施例の復号化回路２７ａ〜２７ｄの具体
的な構成を示すブロック図、 第９図は従来の画像処理装置の構成例を示すブロック図
、 第１０図は従来の画像オーバーライドレイを示す図であ
る。 図中、１，１６，９１．９６・・・入力端子、２゜９２
・・・ブロック化回路、３８〜３ｄ、２３ａ〜２３ｄ、
２６．２６ａ　〜２６ｄ、３５ａ　〜３５ｄ＝−符号化
回路、４，４ａ〜４ｄ・・・ＥＯＢ符号検出回路、５ａ
〜５ｄ・・・Ｓ／Ｐ、６，３７・・・符号化選択回路、
７，１３．９７・・・信号切換スイッチ、８゜９８・・
・フレームメモリ、９．９９・・・インデックスメモリ
、１０．９０・・・メモリ制御回路、１２゜２８．９２
−−・デイレイ回路、ｌｌａ　〜ｌｉｄ、２７、２７　
ａ　〜２７　ｄ、　９１　ａ〜９１　ｄ−復号化回路、
１４．９４・・・ラスター化回路、１５゜９５・・・出
力端子、２０・・・４人力ＮＡＮＤ回路、２１８〜２１
ｄ・・・インデックス信号回路、２２・・・ＤＦ／Ｆ、
２４・・・離散コサイン変換回路、２５，２９・・・ス
キャン変換回路、３０・・・逆離散コサイン変換回路、
３６ａ〜３６ｄ・・・符号長カウンタ、１３１〜１３４
・・・ＮＡＮＤ回路、１３５〜１３８・・・ＯＲ回路、
２００・・・画像入力部、２０１・・・画像記憶部、２
０２・・・操作部、２０３・・・出力制御部、２０４・
・・画像表示部、２０５・・・送信部、２０６・・・画
像出力部である。 第２図 第 図 第 図 第１０ 図

Claims (3)

【特許請求の範囲】
1. （１）画像データをブロック毎に符号化して出力する画
   像処理装置であつて、 前記画像データを入力する入力手段と、 前記入力手段で入力された画像データに対して互いに異
   なる複数の符号化処理を行う符号化手段と、 前記符号化手段で得られた複数の符号化処理の結果から
   ひとつの結果を選択する選択手段と、前記選択手段で選
   択された結果を記憶する記憶手段とを備えることを特徴
   とする画像処理装置。
2. （２）前記選択手段は、前記符号化手段がブロック毎の
   先頭から最後までの画像データを符号化処理する間に、
   前記結果の選択を終えることを特徴とする請求項第１項
   記載の画像処理装置。
3. （３）前記選択手段は、前記符号化手段による符号化時
   間に応じて選択を行うことを特徴とする請求項第１項記
   載の画像処理装置。