JPH0487420A - シンセサイザチューナ用のｐｌｌ - Google Patents
シンセサイザチューナ用のｐｌｌInfo
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- JPH0487420A JPH0487420A JP2203093A JP20309390A JPH0487420A JP H0487420 A JPH0487420 A JP H0487420A JP 2203093 A JP2203093 A JP 2203093A JP 20309390 A JP20309390 A JP 20309390A JP H0487420 A JPH0487420 A JP H0487420A
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- 230000000694 effects Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 102220015909 rs138331646 Human genes 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、シンセサイザチューナ用のＰＬＬ、特にプ
リスケーラを有するシンセサイザチューナ用のＰＬＬに
関する。
リスケーラを有するシンセサイザチューナ用のＰＬＬに
関する。
この発明は、シンセサイザチューナ用のＰＬＬに於いて
、プリスケーラの分周比を、第Ｉの分周比と、第２の分
周比の何れかに選択的に設定可能となし、プリスケーラ
とプログラマブルデバイダを直列に接続し、プリスケー
ラの分周比゛に応じて、プログラマブルデバイダの分周
比を制御するようにしたことにより、中間周波数帯域内
へ分周された周波数の信号が漏れ込むことを防止でき、
ＶＨＦ帯の第４チヤンネルを受信する際に生ずるビート
妨害を防止でき、そして、ロックインタイムを短縮でき
るようにしたものである 〔従来の技術〕 従来のテレビジョン受像機用のＰＬＬシンセサイザチュ
ーナの構成の一部が第６図に示されている。
、プリスケーラの分周比を、第Ｉの分周比と、第２の分
周比の何れかに選択的に設定可能となし、プリスケーラ
とプログラマブルデバイダを直列に接続し、プリスケー
ラの分周比゛に応じて、プログラマブルデバイダの分周
比を制御するようにしたことにより、中間周波数帯域内
へ分周された周波数の信号が漏れ込むことを防止でき、
ＶＨＦ帯の第４チヤンネルを受信する際に生ずるビート
妨害を防止でき、そして、ロックインタイムを短縮でき
るようにしたものである 〔従来の技術〕 従来のテレビジョン受像機用のＰＬＬシンセサイザチュ
ーナの構成の一部が第６図に示されている。
第６図の構成に於いて、局部発振器４１から供給される
ＲＦ信号ＲＦ４１がアンプ４２を介して固定分周器とし
てのプリスケーラ４３に供給される。
ＲＦ信号ＲＦ４１がアンプ４２を介して固定分周器とし
てのプリスケーラ４３に供給される。
プリスケーラ４３では、ＲＦ信号ＲＦ４１が（１／４）
分周され、端子４４から分周出力が取出される。
分周され、端子４４から分周出力が取出される。
上述の構成を有するチューナを用いてＶＨＦ帯の第４チ
ヤンネルを受信しようとする場合、局部発振周波数は２
３０ＭＨｚであり、この局部発振周波数を（１／４）分
周した場合の周波数を求めると５７．５ＭＨｚになるこ
とから、５８．７５ＭＨｚの中間周波数帯域内に、上述
の分周された周波数の信号が入り込み、この結果、ビー
ト妨害が発生するという問題点があった。
ヤンネルを受信しようとする場合、局部発振周波数は２
３０ＭＨｚであり、この局部発振周波数を（１／４）分
周した場合の周波数を求めると５７．５ＭＨｚになるこ
とから、５８．７５ＭＨｚの中間周波数帯域内に、上述
の分周された周波数の信号が入り込み、この結果、ビー
ト妨害が発生するという問題点があった。
上述のビートの発生を防止する技術として、例えば、特
開昭５７−８４６２９号公報に開示されるような技術が
ある。
開昭５７−８４６２９号公報に開示されるような技術が
ある。
上述のビートの発生を防止するため、分周された周波数
の信号の漏れを少なくすべく基板上で対策がなされてい
た。
の信号の漏れを少なくすべく基板上で対策がなされてい
た。
しかしながら、上述の技術を用いても、根本的に解決す
ることができないものであった。
ることができないものであった。
従ってこの発明の目的は、中間周波数帯域内への分周さ
れた周波数の信号の漏れ込みを防止し、ビート妨害を防
止し得るシンセサイザチューナ用のＰＬＬを提供するこ
とにある。
れた周波数の信号の漏れ込みを防止し、ビート妨害を防
止し得るシンセサイザチューナ用のＰＬＬを提供するこ
とにある。
この発明に係るシンセサイザチューナ用のＰＬＬは、局
部発振器をなす電圧制御発振器の出力をプリスケーラ及
びプログラマブルデバイダで順次分周し、分周により得
た出力信号の位相を基準信号の位相と比較して、電圧制
御発振器の発振周波数を所望の値とするシンセサイザチ
ューナ用のＰＬＬに於いて、プリスケーラの分周比を、
第１の分周比と、第２の分周比の何れかに選択的に設定
可能となし、プリスケーラとプログラマブルデバイダを
直列に接続し、プリスケーラの分周比に応じて、プログ
ラマブルデバイダの分周比を制御するようにした構成と
している。
部発振器をなす電圧制御発振器の出力をプリスケーラ及
びプログラマブルデバイダで順次分周し、分周により得
た出力信号の位相を基準信号の位相と比較して、電圧制
御発振器の発振周波数を所望の値とするシンセサイザチ
ューナ用のＰＬＬに於いて、プリスケーラの分周比を、
第１の分周比と、第２の分周比の何れかに選択的に設定
可能となし、プリスケーラとプログラマブルデバイダを
直列に接続し、プリスケーラの分周比に応じて、プログ
ラマブルデバイダの分周比を制御するようにした構成と
している。
この発明にかかるＰＬＬでは、プリスケーラの分周比と
して、例えば、（１／４）が選択された時は通常の動作
がなされる。
して、例えば、（１／４）が選択された時は通常の動作
がなされる。
また、プリスケーラの分周比として、例えば、（１／２
）が選択された時は、次段に接続されているプログラマ
ブルデバイダの分周数が２倍にされる。
）が選択された時は、次段に接続されているプログラマ
ブルデバイダの分周数が２倍にされる。
従って、プリスケーラ及びプログラマブルデバイダでの
分周比は、プリスケーラの分周比として（工／４）が選
択された場合に比して同一とされる。
分周比は、プリスケーラの分周比として（工／４）が選
択された場合に比して同一とされる。
これによって、中間周波数帯域内へ分周された周波数の
信号が漏れ込むことを防止でき、Ｖ）ＩＦ帯の第４チヤ
ンネルを受信する際に生ずるビート妨害を防止できる。
信号が漏れ込むことを防止でき、Ｖ）ＩＦ帯の第４チヤ
ンネルを受信する際に生ずるビート妨害を防止できる。
また、プリスケーラの分周比として、例えば、（１／２
）が選択された時は、プリスケーラの分周比が（１／４
）とされる場合に比してプリスケーラの分周比が２倍に
なるので、ロックインタイムを短縮できる。
）が選択された時は、プリスケーラの分周比が（１／４
）とされる場合に比してプリスケーラの分周比が２倍に
なるので、ロックインタイムを短縮できる。
以下、この発明の一実施例について第１図乃至第５図を
参照して説明する。
参照して説明する。
第１図の構成に於いて、ＶＣＯＩから発振される信号は
プリスケーラ２に供給される。
プリスケーラ２に供給される。
プリスケーラ２は、端子３．４から供給されるデータＰ
Ｉ３ 、ＰＩ４に基づきスイッチ制御信号５ＳＩ１１を
形成するデコーダ５と、上述のスイッチ制御信号ＳＳ−
によって接続状態が制御されるスイッチ６と、分周比が
（１／４）とされている分周器７と、分周比が（１／２
）とされている分周器８とから構成される。プリスケー
ラ２によって、周波数が（１／４）或いは（１／２）に
分周された信号がプログラマブルデバイダ９に供給され
る。
Ｉ３ 、ＰＩ４に基づきスイッチ制御信号５ＳＩ１１を
形成するデコーダ５と、上述のスイッチ制御信号ＳＳ−
によって接続状態が制御されるスイッチ６と、分周比が
（１／４）とされている分周器７と、分周比が（１／２
）とされている分周器８とから構成される。プリスケー
ラ２によって、周波数が（１／４）或いは（１／２）に
分周された信号がプログラマブルデバイダ９に供給され
る。
プログラマブルデバイダ９は、図示せぬもののデュアル
モジュラス、スワロ−カウンタ、メインデバイダ等から
構成されるもので、分周比は第２図Ｂに示されるデータ
ＤＮ内に配され端子１０〜１７から供給されるデータＮ
Ｏ〜Ｎ１７によって決定される。
モジュラス、スワロ−カウンタ、メインデバイダ等から
構成されるもので、分周比は第２図Ｂに示されるデータ
ＤＮ内に配され端子１０〜１７から供給されるデータＮ
Ｏ〜Ｎ１７によって決定される。
前段のプリスケーラ２に於ける分周比が（１／２）とさ
れる場合は、プログラマブルデバイダ９の分周数が２倍
にされ、これによって、プリスケーラ及びプログラマブ
ルデバイダ９での分周比が、プリスケーラ２の分周比が
（１／４）とされる場合と同一となるように制御される
。尚、この明細書中では、分周比の分母を分周数と称し
ている。
れる場合は、プログラマブルデバイダ９の分周数が２倍
にされ、これによって、プリスケーラ及びプログラマブ
ルデバイダ９での分周比が、プリスケーラ２の分周比が
（１／４）とされる場合と同一となるように制御される
。尚、この明細書中では、分周比の分母を分周数と称し
ている。
このプログラマブルデバイダ９によって分周された信号
は位相比較器１８に供給される。
は位相比較器１８に供給される。
一方、基準信号発生回路１９では、例えば、周波数が４
Ｍ１（ｚとされている基準信号がクリスタル発振器で形
成され、この基準信号がプログラマブルデバイダ２０に
供給される。
Ｍ１（ｚとされている基準信号がクリスタル発振器で形
成され、この基準信号がプログラマブルデバイダ２０に
供給される。
プログラマブルデバイダ２０は、例えば、Ｔフリップフ
ロップからなるメインデバイダにて構成されるもので、
分周比は第２図Ａに示されるデータＤＲ内に配され端子
２１〜３２から供給されるデータＲＯ−Ｒ１１によって
決定される。このプログラマブルデバイダ２０によって
分周された周波数、例えば、６．２５１［Ｈｚの基準信
号は位相比較器１８に供給される。
ロップからなるメインデバイダにて構成されるもので、
分周比は第２図Ａに示されるデータＤＲ内に配され端子
２１〜３２から供給されるデータＲＯ−Ｒ１１によって
決定される。このプログラマブルデバイダ２０によって
分周された周波数、例えば、６．２５１［Ｈｚの基準信
号は位相比較器１８に供給される。
位相比較器１８では、プログラマブルデバイダ９から供
給される信号と、プログラマブルデバイダ２０から供給
される基準信号との比較がなされ、位相の進み、遅れの
信号ＵＰ、 Ｄ−がチャージポンプ３３に供給される。
給される信号と、プログラマブルデバイダ２０から供給
される基準信号との比較がなされ、位相の進み、遅れの
信号ＵＰ、 Ｄ−がチャージポンプ３３に供給される。
チャージポンプ３３及びローパスフィルタ３４では、位
相の進み、遅れの信号ＵＰ、 Ｄ−で表される位相誤差
が直流電圧に変換され、この直流電圧がＶＣＯＩに供給
される。
相の進み、遅れの信号ＵＰ、 Ｄ−で表される位相誤差
が直流電圧に変換され、この直流電圧がＶＣＯＩに供給
される。
ｖｃｏｉでは、上述の直流電圧のレベルに対応する周波
数の信号を発振し、この信号が前述のプリスケーラ２に
供給される。第１図中、破線Ａにて囲まれた範囲をＩＣ
化することができる。
数の信号を発振し、この信号が前述のプリスケーラ２に
供給される。第１図中、破線Ａにて囲まれた範囲をＩＣ
化することができる。
次いで、第１図乃至第５図を参照して回路動作について
説明する。
説明する。
まず、各回路ブロックに対する初期設定について説明す
る。
る。
第２図Ａに示されるデータＤＲと、第２図Ｂに示される
データＤＮは、夫々、２０ビツトで構成されている。こ
のデータＤＮ、ＤＲが、夫々、図示せぬコントローラの
制御によって、ラッチに供給され取込まれる。
データＤＮは、夫々、２０ビツトで構成されている。こ
のデータＤＮ、ＤＲが、夫々、図示せぬコントローラの
制御によって、ラッチに供給され取込まれる。
データＤＮ、ＤＲに於いて、データＴＩ 、Ｔ２は夫々
ＩＣ評価用のコードであり、データＣは第４図に示され
るようにプログラマブルデバイダ９．２０に対するデー
タＲＯ〜Ｒ１１、ＮＯ〜Ｎ１７の取込みを制御するため
の制御コードである。
ＩＣ評価用のコードであり、データＣは第４図に示され
るようにプログラマブルデバイダ９．２０に対するデー
タＲＯ〜Ｒ１１、ＮＯ〜Ｎ１７の取込みを制御するため
の制御コードである。
第２図ＡのデータＤＲ中、１２ビツトデータＲＯ〜Ｒ１
１は、端子２１〜３２を介してプログラマブルデバイダ
２０に供給される。
１は、端子２１〜３２を介してプログラマブルデバイダ
２０に供給される。
そして、図示せぬコントローラの制御によって、第１図
及び第４図に示されるようにデータＣのレベルがローレ
ベル〔以下、単にＬと記す〕とされている場合に、プロ
グラマブルデバイダ２０にデータＤＲ中の１２ビツトデ
ータＲＯ〜Ｒ１１がシリアルに取込まれる。プログラマ
ブルデバイダ２０では、この１２ビツトデータＲＯ〜Ｒ
１１に基づいて分周比が決定される。
及び第４図に示されるようにデータＣのレベルがローレ
ベル〔以下、単にＬと記す〕とされている場合に、プロ
グラマブルデバイダ２０にデータＤＲ中の１２ビツトデ
ータＲＯ〜Ｒ１１がシリアルに取込まれる。プログラマ
ブルデバイダ２０では、この１２ビツトデータＲＯ〜Ｒ
１１に基づいて分周比が決定される。
第２図ＢのデータＤＮ中、１８ビツトデータＮＯ〜Ｎ１
７は、端子１０〜１７を介してプログラマブルデバイダ
９に供給される。
７は、端子１０〜１７を介してプログラマブルデバイダ
９に供給される。
そして、図示せぬコントローラの制御によって、第１図
及び第４図に示されるようにデータＣのレベルがハイレ
ベル〔以下、単にＨと記す〕とされている場合に、プロ
グラマブルデバイダ９にデータＤＮ中の１８ビツトデー
タＮＯ〜Ｎ１７がシリアルに取込まれる。プログラマブ
ルデバイダ９では、この１８ビツトデータＮＯ〜Ｎ１７
に基づいて分周比が決定される。
及び第４図に示されるようにデータＣのレベルがハイレ
ベル〔以下、単にＨと記す〕とされている場合に、プロ
グラマブルデバイダ９にデータＤＮ中の１８ビツトデー
タＮＯ〜Ｎ１７がシリアルに取込まれる。プログラマブ
ルデバイダ９では、この１８ビツトデータＮＯ〜Ｎ１７
に基づいて分周比が決定される。
また、第３図に示されるように、データＰＩＩ〜ＰＩ４
のレベルの組み合わせによって、受信した信号の選択が
なされる。
のレベルの組み合わせによって、受信した信号の選択が
なされる。
データＰ１１＝Ｌ、データＰＩ２＝−Ｈの組み合わせで
は、Ｕｆ（Ｆ帯のＲＦ信号ＲＦＩが選択され、データＰ
１１＝Ｈ、データＰＩ２＝Ｈの組み合わせでは、ＶＨＦ
帯のＲＦ信号ＲＦ２が選択される。
は、Ｕｆ（Ｆ帯のＲＦ信号ＲＦＩが選択され、データＰ
１１＝Ｈ、データＰＩ２＝Ｈの組み合わせでは、ＶＨＦ
帯のＲＦ信号ＲＦ２が選択される。
そして、データｐＨ＝ａｎｙ 、データＰＩ２−Ｈの組
み合わせでは、ＦＭ放送のＲＦ信号ＲＦ３が選択され、
データＰＩＩ ＝ａｎｙ 、データＰＩ２＝Ｌの組み合
わせでは、ＡＭ放送のＲＦ信号ＲＦ４が選択される。
み合わせでは、ＦＭ放送のＲＦ信号ＲＦ３が選択され、
データＰＩＩ ＝ａｎｙ 、データＰＩ２＝Ｌの組み合
わせでは、ＡＭ放送のＲＦ信号ＲＦ４が選択される。
そして、第３図からも明らかなように、データｐＨ〜Ｐ
Ｉ４のレベルの組合わせによって、真の分周数（入力さ
れるＲＦ信号ＲＦＩ〜ＲＦ４の周波数に対する分周数）
が決定される。尚、第３図中、ＮはデータＮＯ〜Ｎ１７
によって決定される分周数であり、ＮｍはコードＮ２〜
Ｎ１７によって決定される分周数であり、更に、プログ
ラマブルデバイダ２０の真の分周数は、（Ｒｒ＋２）で
表され、ＲｒはコードＲＯ−Ｒ１１によって表されるプ
ログラマブルデバイダ２０の分周数である。また、第３
図中、括弧内の数字の８はオフセットである。
Ｉ４のレベルの組合わせによって、真の分周数（入力さ
れるＲＦ信号ＲＦＩ〜ＲＦ４の周波数に対する分周数）
が決定される。尚、第３図中、ＮはデータＮＯ〜Ｎ１７
によって決定される分周数であり、ＮｍはコードＮ２〜
Ｎ１７によって決定される分周数であり、更に、プログ
ラマブルデバイダ２０の真の分周数は、（Ｒｒ＋２）で
表され、ＲｒはコードＲＯ−Ｒ１１によって表されるプ
ログラマブルデバイダ２０の分周数である。また、第３
図中、括弧内の数字の８はオフセットである。
更に、第３図に示されるデータＰＩ３ 、ＰＩ４は、プ
リスケーラ２の分周比を決定するために用いられており
、データＰＩ３ 、ＰＩ４のレベルの組合わせによって
、スイッチ６の接続が制御される。即ち、データＰＩ３
、ＰＩ４共にＬの時には、スイッチ６の端子６ａ、６
ｂが接続されて分周器７が選択されプリスケーラ２の分
周比が（１／４）とされる。また、データＰＩ３がＨ、
データＰＩ４がＬの時には、スイッチ６の端子６ａ、６
ｃが接続されて分周器８が選択されプリスケーラ２の分
周比が（１／２）とされる。
リスケーラ２の分周比を決定するために用いられており
、データＰＩ３ 、ＰＩ４のレベルの組合わせによって
、スイッチ６の接続が制御される。即ち、データＰＩ３
、ＰＩ４共にＬの時には、スイッチ６の端子６ａ、６
ｂが接続されて分周器７が選択されプリスケーラ２の分
周比が（１／４）とされる。また、データＰＩ３がＨ、
データＰＩ４がＬの時には、スイッチ６の端子６ａ、６
ｃが接続されて分周器８が選択されプリスケーラ２の分
周比が（１／２）とされる。
第５図に示されるようにデータＴＩ 、Ｔ２のレベルの
組み合わせによって、バンドスイッチ用の切り換え信号
ＡＯ，ＢＯが制御される。即ち、データＴｌ 、Ｔ２が
共にＬの時、ＡＯ比出力Ａとされ、ＢＯ出力はＢとされ
る。また、データＴ１がＨ、データＴ２がＬの時はＡＯ
比出力Ｈでロック、してアンロックとされ、ＢＯ出力は
シフトレジスタ出力とされる。
組み合わせによって、バンドスイッチ用の切り換え信号
ＡＯ，ＢＯが制御される。即ち、データＴｌ 、Ｔ２が
共にＬの時、ＡＯ比出力Ａとされ、ＢＯ出力はＢとされ
る。また、データＴ１がＨ、データＴ２がＬの時はＡＯ
比出力Ｈでロック、してアンロックとされ、ＢＯ出力は
シフトレジスタ出力とされる。
Ｖ）ＩＦ帯の第４チヤンネルを受信する時には、データ
ＰＩＩ ＝ＰＩ２ ＝ＰＩ３ ＝Ｈ，データＰＩ４＝Ｌ
とされることによって、デコーダ５から、例えば、ハイ
レベルのスイッチ制御信号ＳＳ−がスイッチ６に供給さ
れ、端子６ａ、６Ｃが接続される。
ＰＩＩ ＝ＰＩ２ ＝ＰＩ３ ＝Ｈ，データＰＩ４＝Ｌ
とされることによって、デコーダ５から、例えば、ハイ
レベルのスイッチ制御信号ＳＳ−がスイッチ６に供給さ
れ、端子６ａ、６Ｃが接続される。
これによって、ＶＣＯＬから発振される信号がスイッチ
６を介してプリスケーラ２０分周器８に供給され、ＶＣ
Ｏｌから発振される信号が（１／２）分周されて、プロ
グラマブルデバイダ９に供給される。
６を介してプリスケーラ２０分周器８に供給され、ＶＣ
Ｏｌから発振される信号が（１／２）分周されて、プロ
グラマブルデバイダ９に供給される。
ところで、プリスケーラ２め本来の分周比は（１／４）
であり、この場合に於けるプリスケーラ２の分周比は本
来の（１／２）でしかない。
であり、この場合に於けるプリスケーラ２の分周比は本
来の（１／２）でしかない。
そこで、プログラマブルデバイダ９の分周比がデータＤ
Ｎの１８ビツトデータＮＯ〜Ｎ１７によって分周数が２
倍になるように制御される。ＶＨＦ帯に於いて第４チヤ
ンネルを受信する場合、プリスケーラ２及びプログラマ
ブルデバイダ９での分周比は、プリスケーラ２の分周比
が（１／４）とされる場合と比較して等価的に同一とさ
れる。
Ｎの１８ビツトデータＮＯ〜Ｎ１７によって分周数が２
倍になるように制御される。ＶＨＦ帯に於いて第４チヤ
ンネルを受信する場合、プリスケーラ２及びプログラマ
ブルデバイダ９での分周比は、プリスケーラ２の分周比
が（１／４）とされる場合と比較して等価的に同一とさ
れる。
そして、プリスケーラ２で（１／２）分周された信号は
、プログラマブルデバイダ９にて分周され、位相比較器
１８に供給される。
、プログラマブルデバイダ９にて分周され、位相比較器
１８に供給される。
位相比較８工８では、プログラマブルデバイダ２０から
供給される基準信号と、プログラマブルデバイダ９から
供給される信号との位相比較がなされ、位相の進み、遅
れを表わす信号ＵＰ、 ＤＷがチャージポンプ３３に供
給される。
供給される基準信号と、プログラマブルデバイダ９から
供給される信号との位相比較がなされ、位相の進み、遅
れを表わす信号ＵＰ、 ＤＷがチャージポンプ３３に供
給される。
チャージポンプ３３及びローパスフィルタ３４では、位
相の進み、遅れを表わす信号ＵＰ、 ＤＷ、即ち、位相
誤差が直流電圧に変換され、この直流電圧がＶＣＯＩに
供給される。
相の進み、遅れを表わす信号ＵＰ、 ＤＷ、即ち、位相
誤差が直流電圧に変換され、この直流電圧がＶＣＯＩに
供給される。
ＶＣＯＩでは、上述の直流電圧に応じたレベルの周波数
の信号を発振し、この信号が前述のプリスケーラ２に供
給される。
の信号を発振し、この信号が前述のプリスケーラ２に供
給される。
また、ＶＨＦ帯の第４チヤンネル以外のチャンネルを受
信する時には、データｐＨ＝ＰＩ２ ＝Ｈ、データＰＩ
３ ＝ＰＩ４ ＝Ｌとすることによって、デコーダ５か
ら、例えば、ローレベルのスイッチ制御信号ＳＳＷがス
イッチ６に供給され、端子６ａ、６ｂが接続される。
信する時には、データｐＨ＝ＰＩ２ ＝Ｈ、データＰＩ
３ ＝ＰＩ４ ＝Ｌとすることによって、デコーダ５か
ら、例えば、ローレベルのスイッチ制御信号ＳＳＷがス
イッチ６に供給され、端子６ａ、６ｂが接続される。
これによって、プリスケーラ２の分周器７が選択され、
ＶＣＯＬから発振される信号が（１／４）分周されて、
プログラマブルデバイダ９に供給される。
ＶＣＯＬから発振される信号が（１／４）分周されて、
プログラマブルデバイダ９に供給される。
この場合のプリスケーラ２の分周比は（１／４）である
ことから、前述した場合と異なり、プログラマブルデバ
イダ９の分周数が２倍にされることはない、その他の内
容は、上述の説明と同様につき重複する説明を省略する
。
ことから、前述した場合と異なり、プログラマブルデバ
イダ９の分周数が２倍にされることはない、その他の内
容は、上述の説明と同様につき重複する説明を省略する
。
この一実施例によれば、ＶＨＦ帯の第４チヤンネルを受
信しようとする場合に、固定分周器としてのプリスケー
ラ２の分周比を（１／２）に変更できるので、中間周波
数帯域内へ分周された周波数の信号が漏れ込むことを防
止でき、ＶＨＦ帯の第４チヤンネルを受信する際に生ず
るビート妨害を防止でき、また、プリスケーラ２０分周
比が（１／２）に選択された場合には、プリスケーラ２
の分周比が（１／４）とされた場合に比して、プリスケ
ーラ２の分周比が２倍になるので、ロックインタイムを
短縮できる。
信しようとする場合に、固定分周器としてのプリスケー
ラ２の分周比を（１／２）に変更できるので、中間周波
数帯域内へ分周された周波数の信号が漏れ込むことを防
止でき、ＶＨＦ帯の第４チヤンネルを受信する際に生ず
るビート妨害を防止でき、また、プリスケーラ２０分周
比が（１／２）に選択された場合には、プリスケーラ２
の分周比が（１／４）とされた場合に比して、プリスケ
ーラ２の分周比が２倍になるので、ロックインタイムを
短縮できる。
尚、この一実施例では、ＶＨＦ帯の第４チヤンネルを受
信する場合を例として説明しているが、これに限定され
るものではなく、第３図から明らかなようにＵｌ（Ｆ帯
の放送を受信した場合でも同様にプリスケーラ２の分周
比を（１／２）に変更できるものである。
信する場合を例として説明しているが、これに限定され
るものではなく、第３図から明らかなようにＵｌ（Ｆ帯
の放送を受信した場合でも同様にプリスケーラ２の分周
比を（１／２）に変更できるものである。
この発明に係るシンセサイザチューナ用のＰＬＬによれ
ば、ＶＨＦ帯の第４チヤンネルを受信する時には分周比
として（１／２）が選択されると共に、次段に接続され
ているプログラマブルデバイダの分周数が２倍になるよ
うに制御され、プリスケーラ及びプログラマブルデバイ
ダでの分周比は、プリスケーラの分周比として（１／４
）が選択された時と同一になるように制御されているの
で、中間周波数帯域内へ分周された周波数の信号が漏れ
込むことを防止でき、ＶＨＦ帯の第４チヤンネルを受信
する際にヰすると一ト妨害を防止できるという効果があ
る。また、プリスケーラの分周比が（１／２）に選択さ
れた場合には、プリスケーラの分周比を（１／４）とし
た場合に比して、プリスケーラの分周比が２倍になるの
で、ロックインタイムを短縮できるという効果がある。
ば、ＶＨＦ帯の第４チヤンネルを受信する時には分周比
として（１／２）が選択されると共に、次段に接続され
ているプログラマブルデバイダの分周数が２倍になるよ
うに制御され、プリスケーラ及びプログラマブルデバイ
ダでの分周比は、プリスケーラの分周比として（１／４
）が選択された時と同一になるように制御されているの
で、中間周波数帯域内へ分周された周波数の信号が漏れ
込むことを防止でき、ＶＨＦ帯の第４チヤンネルを受信
する際にヰすると一ト妨害を防止できるという効果があ
る。また、プリスケーラの分周比が（１／２）に選択さ
れた場合には、プリスケーラの分周比を（１／４）とし
た場合に比して、プリスケーラの分周比が２倍になるの
で、ロックインタイムを短縮できるという効果がある。
第１図はこの発明の一実施例のブロック図、第２図は夫
々データ構成を示す路線図、第３図はデータＰ■に対応
する受信周波数帯とプリスケーラの分周比を示す路線図
、第４図はデータＣのレベルに対応する制御内容を示す
路線図、第５図はデータＴに対応する出力を示す路線図
、第６図は従来例を示すブロック図である。 図面に於ける主要な符号の説明 １：ＶＣＯｌ ２ニブリスケーラ、 ９．２０：プログラマブルデバイダ、 １８：位相比較器、 １９：基準信号発生回路、 ３４：ローパスフィルタ、 ６：スイッチ、 ＤＮ、ＤＲ，ＰＩＩ〜ＰＩ４、ＲＯ〜Ｒ１１、ＮｏへＮ
１７：データ。 代理人 弁理士 杉 浦 正 知
々データ構成を示す路線図、第３図はデータＰ■に対応
する受信周波数帯とプリスケーラの分周比を示す路線図
、第４図はデータＣのレベルに対応する制御内容を示す
路線図、第５図はデータＴに対応する出力を示す路線図
、第６図は従来例を示すブロック図である。 図面に於ける主要な符号の説明 １：ＶＣＯｌ ２ニブリスケーラ、 ９．２０：プログラマブルデバイダ、 １８：位相比較器、 １９：基準信号発生回路、 ３４：ローパスフィルタ、 ６：スイッチ、 ＤＮ、ＤＲ，ＰＩＩ〜ＰＩ４、ＲＯ〜Ｒ１１、ＮｏへＮ
１７：データ。 代理人 弁理士 杉 浦 正 知
Claims (1)
- 【特許請求の範囲】 局部発振器をなす電圧制御発振器の出力をプリスケーラ
及びプログラマブルデバイダで順次分周し、上記分周に
より得た出力信号の位相を基準信号の位相と比較して、
上記電圧制御発振器の発振周波数を所望の値とするシン
セサイザチューナ用のＰＬＬに於いて、 上記プリスケーラの分周比を、第１の分周比と、第２の
分周比の何れかに選択的に設定可能となし、上記プリス
ケーラとプログラマブルデバイダを直列に接続し、上記
プリスケーラの分周比に応じて、プログラマブルデバイ
ダの分周比を制御するようにしたことを特徴とするシン
セサイザチューナ用のＰＬＬ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2203093A JPH0487420A (ja) | 1990-07-31 | 1990-07-31 | シンセサイザチューナ用のｐｌｌ |
| US07/731,322 US5124594A (en) | 1990-07-20 | 1991-07-17 | Digital phase comparator for use in a phase lock loop |
| KR1019910012466A KR100220497B1 (ko) | 1990-07-20 | 1991-07-20 | 음성 합성기 튜너용 위상고정 루프 장치 및 디지탈형 위상 비교기 |
| TW083218875U TW397307U (en) | 1990-07-20 | 1991-07-22 | Phase-locked loop device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2203093A JPH0487420A (ja) | 1990-07-31 | 1990-07-31 | シンセサイザチューナ用のｐｌｌ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0487420A true JPH0487420A (ja) | 1992-03-19 |
Family
ID=16468261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2203093A Pending JPH0487420A (ja) | 1990-07-20 | 1990-07-31 | シンセサイザチューナ用のｐｌｌ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0487420A (ja) |
-
1990
- 1990-07-31 JP JP2203093A patent/JPH0487420A/ja active Pending
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