JPH0482248A - Evaluation method of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の評価方法に関する。より詳細に
は、本発明は、特に半導体層と前記半導体層上に形成さ
れたオーミック金属層との接触抵抗を正確に測定するこ
とができる新規な評価方法に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a method for evaluating semiconductor devices. More specifically, the present invention relates to a novel evaluation method that can accurately measure the contact resistance between a semiconductor layer and an ohmic metal layer formed on the semiconductor layer.
従来の技術
半導体装置の設計または製造過程において行われる種々
の評価試験のひとつに、オーミック金属層の接触抵抗測
定がある。2. Description of the Related Art One of the various evaluation tests performed during the design or manufacturing process of semiconductor devices is the measurement of contact resistance of ohmic metal layers.
第４図は、従来から知られている最も一般的な接触抵抗
の測定法であるＴ Ｌ Ｍ （Ｔｒａｎｓｒｎｉｓｓｉ
ｏｎＬｉｎｅ Ｍｅｔｈｏｄ）法を概略的に説明する図
である。FIG. 4 shows TLM (Transrnissi
FIG. 2 is a diagram schematically illustrating the onLine Method.
ＴＬＭ法においては、まず、第４図に示すように、幅が
一定で長さが互いに異なる半導体層１ａ〜ＩＣを形成し
、各半導体層１ａ〜ＩＣの両端に、幅が一定で電極面積
の等しいオーミック金属による１対の電極２ａ、２ｂを
それぞれ形成する。即ち、ここでは、各半導体層１ａ〜
１Ｃを抵抗体とした複数の抵抗器３３〜３Ｃを作製する
。In the TLM method, first, as shown in FIG. 4, semiconductor layers 1a to IC having a constant width and different lengths are formed, and at both ends of each semiconductor layer 1a to IC, a layer having a constant width and an electrode area is formed. A pair of electrodes 2a and 2b made of the same ohmic metal are formed, respectively. That is, here, each semiconductor layer 1a to
A plurality of resistors 33 to 3C are manufactured using 1C as a resistor.
以上のようにして作製した試料としての抵抗器３８〜３
Ｃの抵抗値を実際に測定することにより、オーミンク電
極２ａおよび２ｂの接触抵抗と半導体層１８〜ＩＣのシ
ート抵抗を求めることができる。Resistors 38 to 3 as samples manufactured as described above
By actually measuring the resistance value of C, the contact resistance of the Ohmink electrodes 2a and 2b and the sheet resistance of the semiconductor layer 18 to IC can be determined.
即ち、オーミック電極２ａ、２ｂの接触抵抗をＲｃ （
Ω・＋ｎｍ）、半導体層１ａ〜ｌｃのシート抵抗をＲｓ
ｈ （Ω／二）、半導体層の幅をａ （μｍ）、長さを
ｂ（μｍ）とそれぞれ表すと、抵抗器３ａ〜３Ｃの抵抗
値Ｒ（Ω）は、下記の式（１）によって表すことができ
る。That is, the contact resistance of the ohmic electrodes 2a and 2b is Rc (
Ω・+nm), the sheet resistance of the semiconductor layers 1a to lc is Rs
h (Ω/2), the width of the semiconductor layer is expressed as a (μm), and the length is expressed as b (μm), respectively, then the resistance value R (Ω) of the resistors 3a to 3C is calculated by the following formula (1). can be expressed.
ａ ａ
第５図は、上述のようにして作製した試料としての抵抗
器３８〜３Ｃの抵抗測定値をプロットしたグラフである
。a a FIG. 5 is a graph plotting the measured resistance values of resistors 38 to 3C as samples manufactured as described above.
前述のように、抵抗器３ａ〜３Ｃは互いに異なる長さで
作製されているので、上述の式（１）のように表される
抵抗値Ｒを長さｂの関数としてグラフにプロットしてフ
ィッティングすることにより、図中に実線で示す直線の
切片から接触抵抗ＲＣを、傾きよりシート抵抗Ｒｓｈを
それぞれ求めることができる。As mentioned above, since the resistors 3a to 3C are made with different lengths, fitting is performed by plotting the resistance value R expressed as the above equation (1) on a graph as a function of the length b. By doing so, the contact resistance RC can be determined from the intercept of the straight line shown by the solid line in the figure, and the sheet resistance Rsh can be determined from the slope.
課題が解決しようさする課題
ところで、上述のような従来の測定方法によって求めた
接触抵抗Ｒｃ は、実際には必ずしも正確ではないこと
が判明している。Problems to be Solved By the way, it has been found that the contact resistance Rc determined by the conventional measuring method as described above is not necessarily accurate in reality.
即ち、実際に抵抗器３８〜３Ｃの抵抗値を測定する場合
には、測定に使用するプローバはオーミック電極２ａ、
２ｂとの間に寄生的な抵抗が発生する。That is, when actually measuring the resistance values of the resistors 38 to 3C, the prober used for measurement is the ohmic electrode 2a,
2b, a parasitic resistance occurs between the two.
この寄生抵抗をＲｐとすると、抵抗器３ａ〜３Ｃの抵抗
値の実測値Ｒは、実際には下記の式（２）を意味してい
ると考えられる。Assuming that this parasitic resistance is Rp, the actual measured resistance value R of the resistors 3a to 3C is considered to actually mean the following equation (2).
上記式（２）により、抵抗値Ｒを長さｂの関数としてグ
ラフにプロットしてフィッティングした場合、第５図中
に点線で示すように、直線の傾きは変化しないが、切片
の値は寄生抵抗Ｒ１の分だけシフトする。従って、シー
ト抵抗Ｒ５ｈの値はＴ Ｌ Ｍ法によっても正確に求め
ることができるが、接触抵抗Ｒｃは、必ずしも正確な値
が得られるわけではない。When the resistance value R is plotted on a graph as a function of length b and fitted using the above equation (2), the slope of the straight line does not change as shown by the dotted line in Figure 5, but the value of the intercept is parasitic. Shift by the amount of resistance R1. Therefore, although the value of the sheet resistance R5h can be accurately determined by the TLM method, an accurate value of the contact resistance Rc cannot necessarily be obtained.
そこで、本発明は、上記従来技術の問題点を解決して、
より正確に接触抵抗を測定し得る新規な測定方法を提供
することをその目的としている。Therefore, the present invention solves the problems of the prior art described above, and
The purpose is to provide a new measurement method that can more accurately measure contact resistance.
課題を解決するための手段
即ち、本発明に従うと、半導体層と、前記半導体層に対
してオーム性結合されたオーミック金属層との接触抵抗
を評価する方法であって、幅と長さとの比が一定であり
、且つ、互いに面積が異なる同一の材料により形成され
た複数の半導体層と、前記半導体層の両端に各々同じ材
料により形成された１対のオーミック電極とからなる抵
抗器を試料として作製し、前記複数の抵抗器を測定して
得られた複数の抵抗値Ｒを、下記の式；・但し、Ｒｐは
、測定用プローバとオーミック電極との寄生的な接触抵
抗であり、
Ｒｏは、半導体層とオーミック電極との接に基づいて、
ひとつのグラフ上に［１／ａ（但し、ａは上記の通り）
〕の関数としてプロットすることにより、前記半導体層
と前記オーミック電極との間の接触抵抗を求めることを
特徴とする半導体装置の評価方法が提供される。Means for Solving the Problems According to the present invention, there is provided a method for evaluating the contact resistance between a semiconductor layer and an ohmic metal layer ohmically coupled to the semiconductor layer, the method comprising: determining the width to length ratio; As a sample, a resistor consisting of a plurality of semiconductor layers formed of the same material and having different areas and a pair of ohmic electrodes formed of the same material at both ends of the semiconductor layer is used as a sample. The plurality of resistance values R obtained by fabricating and measuring the plurality of resistors are expressed by the following formula; where Rp is the parasitic contact resistance between the measurement prober and the ohmic electrode, and Ro is , based on the contact between the semiconductor layer and the ohmic electrode,
[1/a (however, a is as above) on one graph
] A method for evaluating a semiconductor device is provided, characterized in that the contact resistance between the semiconductor layer and the ohmic electrode is determined by plotting it as a function of .
作用
本発明に係る半導体装置の評価方法は、オーミック金属
の接触抵抗の測定に際して、使用する試料を、一定のプ
ロポーションを保ちながら互いに寸法の異なる複数の抵
抗器とすることをその主要な特徴としている。The main feature of the method for evaluating a semiconductor device according to the present invention is that when measuring the contact resistance of an ohmic metal, the samples used are a plurality of resistors having different dimensions while maintaining a constant proportion. .
即ち、本発明に係る方法においては、各試料の抵抗値Ｒ
を、既に説明した式（２）によって、寄生抵抗Ｒゆも加
味して取り扱う。That is, in the method according to the present invention, the resistance value R of each sample
is handled by taking into account the parasitic resistance R, using the equation (2) already explained.
ここで、本発明に係る方法においては、各試料の幅ａと
長さｂの比が一定なので、式（２）右辺第３項の係数Ｃ
ｂ ／ ａ 〕は一定である。従って、試料のオーミッ
ク電極の接触抵抗Ｒｃは、１／ａの関数として、プロー
バの寄生的な接触抵抗Ｒ，とは無関係にプロットするこ
とができる。従って、寄生的な接触抵抗Ｒ１の如何に関
わらず、オーミック電極の接触抵抗Ｒ６を正確に得るこ
とができる。Here, in the method according to the present invention, since the ratio of the width a to the length b of each sample is constant, the coefficient C of the third term on the right side of equation (2)
b/a] is constant. Therefore, the contact resistance Rc of the ohmic electrode of the sample can be plotted as a function of 1/a, independent of the parasitic contact resistance R, of the prober. Therefore, the contact resistance R6 of the ohmic electrode can be accurately obtained regardless of the parasitic contact resistance R1.
以下、実施例を挙げて本発明をより具体的に説明するが
、以下の開示は本発明の一実施例に過ぎず、本発明の技
術的範囲を何ら限定するものではない。EXAMPLES Hereinafter, the present invention will be described in more detail with reference to Examples, but the following disclosure is merely an example of the present invention and does not limit the technical scope of the present invention in any way.
実施例
第１図は、本発明に係る方法において使用する試料の作
製例を説明する図である。EXAMPLE FIG. 1 is a diagram illustrating an example of preparing a sample used in the method according to the present invention.
本発明に係る方法にふいても互いに寸法の異なる複数の
試料を使用する。但し、ここで使用する試料は、第１図
に示すように、幅と長さとの比が一定で互いに寸法の異
なる複数の半導体層ＩＸ〜１ｚに対してそれぞれ１対の
オーミック電極２ｘ１２ｙを形成した抵抗器３ｘ〜３２
である。The method according to the present invention also uses a plurality of samples having different dimensions. However, in the sample used here, as shown in FIG. 1, a pair of ohmic electrodes 2x12y were formed for each of a plurality of semiconductor layers IX to 1z with a constant width-to-length ratio and different dimensions. Resistor 3x~32
It is.
第３図は、上述のような試料を実際に作製する工程を示
す図である。FIG. 3 is a diagram showing the process of actually producing the sample as described above.
本実施例では、第３図に示すように、半絶縁性のＧａＡ
ｓウェハを基板１１として、この基板１１上に、ＭＢＥ
法またはＯＭＶＰＥ法等によりＳｉ −ＧａＡｓをＩ
ＸＩＯ”ｃｍ−３の濃度で約０．５μｍエピタキシャル
成長させ、これを半導体層１２とした。In this example, as shown in FIG. 3, semi-insulating GaA
S wafer is used as the substrate 11, and MBE is applied on this substrate 11.
Si-GaAs is
The semiconductor layer 12 was epitaxially grown to a thickness of about 0.5 μm at a concentration of XIO”cm −3 .
次に、第３図ら〕に示すように、半導体層１２上にパタ
ーニングしたレジスト層１３を形成する。このとき、レ
ジスト層１３のパターンは、第３図（Ｘ）に平面図とし
て示すように、試料としての抵抗器の寸法に合わせて、
幅が〔ａ〕に、長さが〔ｂ＋２Ｃ〕となるようにする。Next, as shown in FIG. 3, a patterned resist layer 13 is formed on the semiconductor layer 12. At this time, the pattern of the resist layer 13 is adjusted to the dimensions of the resistor as a sample, as shown in the plan view in FIG. 3(X).
Make the width [a] and the length [b+2C].
但し、〔Ｃ〕は、後述するオーミック電極が半導体層１
２上に重畳される領域の長さである。尚、図示は省略し
ているが、実際には、〔幅×長さ〕を、［２ａＸ （２
ｂ＋２ｃ））、［３ａＸ （３ｂ＋２ｃ））とした複数
の試料を作製する。However, in [C], the ohmic electrode described later is in the semiconductor layer 1.
This is the length of the area superimposed on 2. Although not shown in the diagram, in reality, [width x length] is calculated as [2aX (2
b+2c)), [3aX (3b+2c))] A plurality of samples are prepared.
続いて、第３図（Ｃ）に示すように、レジスト層１３を
マスクとしてアンモニア系エッチ剤により、半導体層１
２および基板１１の一部をエツチング除去し、試料とな
る抵抗器の抵抗体に相当する半導体層１２をパターニン
グする。Subsequently, as shown in FIG. 3(C), the semiconductor layer 1 is etched using an ammonia-based etchant using the resist layer 13 as a mask.
2 and a portion of the substrate 11 are etched away, and the semiconductor layer 12 corresponding to the resistor of the resistor to be sampled is patterned.
次に、−旦しシスト層１３を除去した後に、第３図（ｄ
）に示すように、オーミック電極のパターンを、レジス
ト層１４により形成する。このとき、第３図（３’）に
示すように、レジスト層１４に形成されたパターンは、
所望のオーミック電極のパターンよりも幅〔ｄ〕だけマ
ージンをとって形成されている。Next, after removing the dry cyst layer 13, as shown in FIG.
), an ohmic electrode pattern is formed using the resist layer 14. At this time, as shown in FIG. 3 (3'), the pattern formed on the resist layer 14 is
It is formed with a margin of width [d] greater than the desired ohmic electrode pattern.
最後に、第３図（ｅ）に示すように、レジスト層１４を
マスクとして、リフトオフ法によりオーミック金属層１
５を形成した後、合金化処理を行う。Finally, as shown in FIG. 3(e), using the resist layer 14 as a mask, the ohmic metal layer 1 is
After forming 5, alloying treatment is performed.
以上のようにして、オーミック金属層１５による１対の
電極を備えた抵抗器が完成する。In the manner described above, a resistor including a pair of electrodes formed from the ohmic metal layer 15 is completed.
前述のように、試料は、互いに寸法を変えて少なくとも
３つ作製され、各々の抵抗値が測定される。As described above, at least three samples are prepared with different dimensions, and the resistance value of each sample is measured.
第２図は、上述のようなプロセスにより作製された試料
としての抵抗器の抵抗測定値Ｒを半導体層の幅の逆数１
／Ｈの関数としてプロットしたグラフである。Figure 2 shows the measured resistance value R of a resistor as a sample manufactured by the process described above, which is the reciprocal of the width of the semiconductor layer, 1.
FIG. 2 is a graph plotted as a function of /H.
前述の式（２）より、このグラフにおける直線の傾きか
ら、オーミック金属の接触抵抗Ｒｃを求めることができ
る。According to the above equation (2), the contact resistance Rc of the ohmic metal can be determined from the slope of the straight line in this graph.
なお、本実施例ではＧａＡｓ系半導体に対するオーミッ
ク金属の接触抵抗の評価について説明したが、ＩｎＰ系
等の他の半導体とオーミック金属との接触抵抗の評価に
も本発明に係る方法が適用できることはいうまでもない
。Although this example describes the evaluation of the contact resistance of an ohmic metal with respect to a GaAs-based semiconductor, the method according to the present invention can also be applied to the evaluation of the contact resistance between other semiconductors such as InP-based semiconductors and ohmic metals. Not even.
発明の詳細
な説明したように、本発明に係る方法によれば、測定用
のブローμとオーミック電極との間に生じる寄生的な抵
抗の影響を排除して、オーミック電極の接触抵抗を正確
に評価することができる。As described in detail, the method according to the present invention eliminates the influence of parasitic resistance occurring between the measuring blow μ and the ohmic electrode, and accurately measures the contact resistance of the ohmic electrode. can be evaluated.
従って、本発明に係る方法は、オーミック金属層を含む
種々の半導体装置の設計および評価に広く利用すること
ができる。Therefore, the method according to the present invention can be widely used in designing and evaluating various semiconductor devices including ohmic metal layers.
第１図は、本発明に係る評価方法において使用される試
料の形状の特徴を示す図であり、第２図は、第１図に示
した試料を使用した評価方法を説明するグラフであり、
第３図は、本発明に係る方法において使用する試料の作
製プロセスを説明する図であり、第４図は、従来のＴＬ
Ｍ法によるオーミック金属の接触抵抗の測定方法におい
て使用する試料の形状を説明する図であり、
第５図は、第４図に示した試料を使用した評価方法を説
明するグラフである。
〔主な参照番号〕
１ａ〜１ｂ、１ｘ〜１ｚ・・・半導体層、２ａ１２ｂ１
２ｘ１２ｙ・ ・ ・オーミック電極、３ａ〜３Ｃ１３
ｘ〜３ｚ・・・抵抗器
１１・・・基板（ＧａＡｓ半絶縁性基板）、１２・・・
半導体層（Ｓｉ−ＧａＡｓ堆積層）、１３．１４・・・
レジスト層、
１５・・・オーミック金属層
特許出願人 住友電気工業株式会社FIG. 1 is a diagram showing the characteristics of the shape of a sample used in the evaluation method according to the present invention, and FIG. 2 is a graph explaining the evaluation method using the sample shown in FIG. FIG. 3 is a diagram explaining the preparation process of a sample used in the method according to the present invention, and FIG.
FIG. 5 is a diagram illustrating the shape of a sample used in a method for measuring contact resistance of ohmic metals using the M method. FIG. 5 is a graph illustrating an evaluation method using the sample shown in FIG. 4. [Main reference numbers] 1a-1b, 1x-1z...semiconductor layer, 2a12b1
2x12y... Ohmic electrode, 3a~3C13
x~3z...Resistor 11...Substrate (GaAs semi-insulating substrate), 12...
Semiconductor layer (Si-GaAs deposited layer), 13.14...
Resist layer, 15...Ohmic metal layer Patent applicant Sumitomo Electric Industries, Ltd.
Claims (1)
たオーミック金属層との接触抵抗を評価する方法であっ
て、 幅と長さとの比が一定であり、且つ、互いに面積が異な
る同一の材料により形成された複数の半導体層と、前記
半導体層の両端に各々同じ材料により形成された１対の
オーミック電極とからなる抵抗器を試料として作製し、 前記複数の抵抗器を測定して得られた複数の抵抗値Ｒを
、下記の式； Ｒ＝Ｒ＿ｐ＋（２Ｒ＿ｃ／ａ）＋（ｂ／ａ）Ｒ＿ｓ＿ｈ
〔但し、Ｒ＿ｐは、測定用プローバとオーミック電極と
の寄生的な接触抵抗であり、 Ｒ＿ｃは、半導体層とオーミック電極との接触抵抗値で
あり、 Ｒ＿ｓ＿ｈは、半導体層のシート抵抗値であり、ａおよ
びｂは、半導体層の幅および長さで ある。〕 に基づいて、ひとつのグラフ上に〔１／ａ（但し、ａは
上記の通り）〕の関数としてプロットすることにより、
前記半導体層と前記オーミック電極との間の接触抵抗を
求めることを特徴とする半導体装置の評価方法。[Claims] A method for evaluating the contact resistance between a semiconductor layer and an ohmic metal layer ohmically coupled to the semiconductor layer, the method comprising: a semiconductor layer having a constant width-to-length ratio; A resistor including a plurality of semiconductor layers formed of the same material having different areas and a pair of ohmic electrodes formed of the same material at both ends of the semiconductor layer is manufactured as a sample, and the plurality of resistors The plurality of resistance values R obtained by measuring are calculated using the following formula: R=R_p+(2R_c/a)+(b/a)R_s_h
[However, R_p is the parasitic contact resistance between the measurement prober and the ohmic electrode, R_c is the contact resistance value between the semiconductor layer and the ohmic electrode, R_s_h is the sheet resistance value of the semiconductor layer, a and b are the width and length of the semiconductor layer. ] Based on this, by plotting it as a function of [1/a (however, a is as above)] on one graph,
A method for evaluating a semiconductor device, comprising determining a contact resistance between the semiconductor layer and the ohmic electrode.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19668690A JPH0482248A (en) | 1990-07-25 | 1990-07-25 | Evaluation method of semiconductor device |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP19668690A JPH0482248A (en) | 1990-07-25 | 1990-07-25 | Evaluation method of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0482248A true JPH0482248A (en) | 1992-03-16 |
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ID=16361911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19668690A Pending JPH0482248A (en) | 1990-07-25 | 1990-07-25 | Evaluation method of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0482248A (en) |
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-
1990
- 1990-07-25 JP JP19668690A patent/JPH0482248A/en active Pending
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