JPH0478142A - 接合型電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、接合型電界効果トランジスタに関する。

〈従来の技術〉 第７図に、接合型電界効果トランジスタ（以下、ＪＦＥ
Ｔと叶ぶ。）の−例を示す。第７図（ａ）（ｂ）におい
て、４００はＮ形半導体基板であり、Ｎ形半導体基板４
００主面には素子形成領域としてのＰウェル４０１とコ
ンタクト！［とじてのＮ１形領域４０８が形成される。

Ｐつ１ル４０１主面にはソース領域としてのＰ＋形領領
域４０２ドレーン領域としてのＰ１形領域４０３および
ゲート領域としてのＮ１形領域４０４が形成される。

また、Ｐ＋形領領域４０２Ｐ″″″形領０３、Ｎ１形領
域４０４には、それぞれソース電極４１１、ドレーン電
極４１２、ゲート電極４１３が形成される。そして、ソ
ース電極４１１は接地され、ドレーン電極４１２には負
の電圧−ＶＤが印加される。また、Ｎ＋形頼域４０８は
電極４１４を介してグランド＆Ｌ：接続されている。

上記の構成によると、Ｐウェル４０１とＮ４″形ｉ１！
域４０４との接合面付近に空乏Ｈ４２１が形成され、ま
た、Ｐウェル４０１とＮ形半導体基板４００との接合面
付近に空乏＠４２２が形成される。そして、第７図（ａ
）に示すように、ゲート電ｗＩ４１３に電圧が印加され
でいないとき、空乏層４２１と空乏層４２２との間にチ
ャネル領域４３１が形成される。そして、Ｐ＋形領［４
０２からＰ＋形領領域４０３電流通路が形成され、電流
通路を正孔が移動し、ソース電極４１１とドレーン電極
４１２との間に電流が流れる。以降、この状態をＪＦＥ
Ｔのオン状態という。

一方、第７図（ｂ）に示すように、ゲート電極４１３に
正の電圧＋ＶＧが印加されたとき、Ｐウェル４．０１と
Ｎ＋形領［４０４との間の電位差が広がり、空乏層４２
１が大きくなる。そして、空乏層４２１と空乏層４２２
が接し、チャネル領域４３１が消滅するため、電流通路
を正孔が移動できなくなる。以降、この状態をＪＦＥＴ
のオフ状態という。

以上のように、ゲート電極４１３に印加される電圧によ
って、ＪＦＥＴのオン状態とオフ状態とが切り替えられ
る。なお、ＪＦＥＴのオン状態からオフ状態に切り替え
られる電圧はターンオフ電圧と呼ばれる。

く登用が解決しようとする課題〉 上記構成によると、ＪＦＥＴがオン状態のときでも、チ
ャネル領域４３１における電流通路は空乏層４２１と空
乏層４２２によって狭められている。さらに、チャネル
領域４３１の長さが長いために、チャネル領域４３１を
正孔が通過しにくくなり、オン状態のときの抵抗（以下
、オン抵抗と呼ぶ）が＾くなってしまう。

オン抵抗を低減するために次の三つが考えられる。一つ
目は、Ｐウェル４０１とＮ”影領域４０４との接合面か
らＰウェル４０１とＮ形半導体基板４００との接合面ま
での距離を長くし、電流通路を広げることである。二つ
目は、Ｐウェル４０１の不純物濃度を高くし、Ｐウェル
４０１の抵抗値を低減することある。そして、三つ目は
、Ｎ十形領［４０４を小さく形成し、チャネル領域４３
１の長さを短くすることである。

しかしながら、電流通路を広げた場合、ＪＦＥＴをオフ
状態にするためには空乏層をより大きくさせなければな
らなくなる。その結果、ターンオフ電圧が高くなってし
まう。また、Ｐウェル４０１の不純物濃度を高くした場
合、Ｐウェル４０１内に広がる空乏層は小さくなる。そ
のため、ターンオフ電圧が高くなってしまう。そしてＮ
＋形領領域４０４小さく形成しようとした場合、Ｎ４″
形領域４０４のチャンネル領域４３１に面した接合面が
平坦であるため、チャンネル領域４３１の長さを短くす
ることには限界がある。その結果、オン抵抗の低減にも
限界があるという問題点があった。

本発明は上記問題点に鑑みでなされたものであり、オン
抵抗を低減し、かつターンオフ電圧の低いＪＦＥＴを提
供することを目的とする。

く課題を解決するための手段〉 本発明は、半導体基板に形成されるドレーン領域と、前
記半導体基板の前記ドレーン領域と離れた位５に形成さ
れるソース領域と、前記半導体基板の前記トレーン領域
と前記ソース領域との間に形成されるゲート領域と、を
有し、前記ドレーン領域および前記ゲート領域の間に印
加される電圧の変化によって、前記ソース領域と前記ド
レーン領域との間の電流通路を導通ちしくは遮断させる
接合型電界効果トランジスタにおいて、前記ゲート領域
の一部をＶ字形に形成し、上記Ｖ字形のゲート領域を前
記′ｉ！４流通路に対して突起させ、前ン電流通路の一
部を狭くすることを特徴とする。

〈作用〉 本発明によると、電流通路のうちゲート領域のＶ字形の
突起によって狭められた領域がチャネル領域となるので
、チャネル領域の長さを短くすることができる。

そのため、ターンオフ電圧を従来例装置と同じ値にした
場合、ＪＦＥＴがオン状態のときキャリアが移動しやす
くなり、従来よりもオン抵抗を小さくすることができる
。

また、オン抵抗を従来例として等しくした場合には、Ｖ
字形のゲート領域電流通路をさらに狭くすることによっ
て、従来より６ターンオフ電圧を低くすることができる
。

く実施例〉 第１図および第２図に基づいて、本発明の第１の実施例
について説明する。第１図（ａｔ、　（ｂ）において、
１００はＮ形半導体基板であり、Ｎ形半導体基板１００
主面には素子形成領域としてのＰウェル１０１とコンタ
クト領域としてのＮ＋形領領域１０８形成される。Ｐウ
ェル１０１主面にはソース領域としてのＰ＋形領［１０
２、ドレーンａＥｉ［としてのＰ＋形領領域１０３形成
される。また、Ｐウェル１０１主面にはゲート領域とし
てのＮ＋形多結晶シリコン層１０４およびＮ＋形領領域
１０５Ｖ字状に形成される。また、Ｐ＋形領領域１０２
Ｐ＋形！ｉ域１０３、Ｎ４形領域１０４には、それぞれ
ソース電極１１１、ドレーン電極１１２、ゲート電極１
１３が形成される。そして、ソース電！１１１１は接地
され、ドレーン電極１１２には負の電圧−ｖＤが印加さ
れる。また、Ｎ＋形ｆｌ域１０８は電−１１４を介して
グランドに接続されている。

上２の構成によると、Ｐウェル１０１．！：Ｎ”形領［
１０５との接合面付近に空乏層１２１が形成され、また
、Ｐウェル１０１とＮ形半導体１００との接合面付近に
空乏層１２２が形成される。

そして、第１図（ａ）に示すように、ゲート電極１１３
に電圧が印加されていないとき、空乏層１２１と空乏１
ｉ１２２との量弁チャネル領域１３１が形成される。そ
して、Ｐ＋形領領域１０２らＰ＋形領領域１０３電流通
路が形成され、電流通路を正孔が移動し、Ｊ　ＦＥＴは
オン状態となる。

一方、第１図（ｂ）に示すように、ゲート電極１１３に
正の電圧＋ｖＧが印加されたとき、Ｐウェル１０１とＮ
”影領域１０５との間の電位差が広がり、空乏層１２１
が大きくなる。そして、空乏１１１２１と空乏層１２２
が接するため、チャネル領域１３１が消滅し、電流通路
が遮られる。その結果、電流通路を正孔が移動できなく
なり、ＪＦＥＴはオフ状態と℃る。

このとき、ゲート領域をＶ字形に形成したため、チャネ
ル領域１３１の長さを短くすることができる。従って、
電流通路のうち空乏層によって狭められる領域が減少し
、Ｐ４形領域１０２からＰ４″形領域１０３までの′Ｒ
電流通路１孔が移動しやづくなる。その結宋、第１の実
施例の装置におけるターンオフ電圧を従来例の装置にお
けるターンオフ電圧と等しくした場合、オン抵抗を従来
例の装置よりも小さくすることができる。

また、第１の実施例の装置におけるオン抵抗を従来例の
装置におけるオン抵抗と等しくした４ｉ合には、Ｎ１形
領域１０４を深く形成しチャネル領［１３１をさらに狭
（することによって、ターンオフ電圧を従来例の装置よ
りも低くすることができる。

以上から明らかなように、第１の実施例の装置は従来例
の装置に比へて、オン抵抗を小さくし、かつターンオフ
電圧を低くすることができる。

次に、第２図に基づいて、第１の実施例装置の製造方法
について説明する。

まず、第２図（ａｌに示すように、Ｎ形半導体基板１０
０１面に選択的にレジストマスク１４１を形成し、ρ形
不純物としての８（ボロン）のイオン注入を行う。そし
て、熱拡散によってＰウェル１０１を形成する。

次に、第２図（ｂ）に示すように、レジストマスク１４
１を取り除いた後、Ｎ形半導体基板１００主面に新たに
レジストマスク１４２を選択的に形成する。そして、ヒ
ドラジン等のアルカリ溶液中で異方性エツチングを行い
、Ｖ字形の１ｉ１５１を形成する。その後、レジストマ
スク１４２を除去する。

次に、第２図（Ｃ）に示すように、低圧ＣＶＤ（ＬＰＣ
ＶＤ）によってＶ字形１７）ｌ　１５１１．：Ｎ”形多
結晶シリコン層１０４を埋め込んだ後、平担化エツチン
グにより表面を平坦にする。

第２図（ｄ）に示すように、Ｎ形半導体基板１００主面
にレジストマスク１４３を選択的に形成し、Ｐ形不純物
としてのＢ（ボロン）のイオン注入を行う。

第２図（ｅｌに示すように、レジストマスク１４３を取
り除いた後、Ｎ形半導体基板１００を面は新たにレジス
トマスク１４４を選択的に形成する。そして、Ｐつ■ル
１０１の外側にＮ形不純物としてのＡｓ（ヒ素）または
Ｐ（リン）のイオン注入を行う。その後、レジストマス
ク１４４を除去する。

次に、第２図（ｆ）に示すように、熱処理を行い、拡散
によってＰ′″形領ｆ＊１０２，１０３およびＮ＋形領
領域１０５１０８を形成する。

最後に、第２図（す）に示すように、Ｐ′″形領域１０
２．１０３．Ｎ＋形領領域１０４それぞれソース電極１
１１．ドレーン電極１１２．ゲート電極１１３を形成す
る。また、Ｎ＋形領領域１０８電極１１４を形成し、電
極１１１，１１４をグランドに接続する。

以上のように第１の実施例によれば、Ｐウェル１０１１
面にソース領域としてのＰ“影領域１０２、ドレーン領
域としてのＰ＋形領領域１０３形成し、ゲート領域とし
てのＮ＋形多結晶シリコン層１０４およびＮ＋形領戚１
０５をＶ字形に形成し、電流通路に対して突起させ、前
記＠流通路の一部を狭くするようにした。

ぞのため、オン抵抗を小さくし、かつ、ターンオフ電圧
を低くすることができるという効果が財られる。

次に、第３図および第４図に基づいて、本発明の第２の
実施例について説明する。第３図（ａ）（ｂ）において
、２０１はＰ形半導体基板であり、Ｐ形半導体基板２０
１主面にはＮ１形多結晶シリコン層２０４，２０５がダ
イヤ型に形成され、Ｎ″″形多結晶シリコン層２０４．
２０５の周囲にはそれぞれＮ＋形領領域２０６２０７が
形成される。なお、Ｎ′″多結晶シリコン層２０４，２
０５およびＮ＋形領領域２０６２０７によってゲート領
域が構成される。また、Ｎ＋形領領域２０６２０７の点
２０６ａ、２０７ａを頂点として、■字形突起が形成さ
れる。そして、Ｐ形半導体基板２０１主面にはソース領
域としてのＰ４″形領域２０２が形成され、Ｎ′″形領
域２０６．２０７に挟まれる位置にドレーン領域として
のＰ１形領域２０３が形成される。また、Ｐ形半導体基
板２０１の内部にはＰ＋形埋め込み層２０８が形成され
る。そして、Ｐ＋形領領域２０２Ｐ”″影領域２０３、
Ｎ＋＋域２０４，２０５にはそれぞれソース電極２１１
、ドレーン電極２１２、ゲート電極２１３が接続される
。また、ソース電極２７１は接地され、ドレーン電極２
１２には負の電圧ＶＯが印加される。

上記の構成によると、Ｐ形半導体基板２０１とＮ＋形領
領域２０６２０７との接合面付近に空乏［１２２１，２
２２が形成される。そして、第３図（ａ）に示すように
、ゲート電極２１３に電圧が印加されていないとき、空
乏層２２１と空乏層２２２との間にチャネル領域２３１
が形成される。

このとき、Ｐ＋形領領域２０２らＰ＋形埋め込み層２０
８Ｊ５よびチャネル領域２３１を通って、Ｐ１形領域２
０３に電流通路が形成される。そして、電流通路を正孔
が移動し、ＪＦＥＴはオン状態となる。

一方、第３図（ｂ）に示すように、ゲート電極２１３に
正の電圧＋Ｖｃが印加されたとき、Ｐ形半導体基板２０
１とＮ“影領域２０６．２０７との間の電位差が広がり
、空乏層２２１．２２２が大きくなる。そして、空乏１
１２２１．２２２が接するため、チャネル領域２３１が
消滅し、電流通路が遮られる。その結果、電流通路を正
孔が移動できなくなり、ＪＦＥＴはオフ状態となる。

このとき、ゲート領域をダイヤ形に形成したため、チャ
ネル領［２３１の良さを短くすることかできる。したが
って、電流通路のうち空乏層によって狭められる領域が
減少し、電流通路を正孔が移動しやすくなる。その結果
、第２の実施例の装置におけるターンオフ電圧を従来例
の装置におけるターンオフ電圧と等しくした場合、オン
抵抗を従来例の装置よりも小ざくすることができる。

また、第２の実施例の装置におけるオン抵抗を従来例の
ｆｉ胃におけるオン抵抗と等しくする場合には、Ｎ＋形
領領域２０６２０７とを近づけて形成しチャネル領域２
３１をさらに狭くすることによって、ターンオフ電圧を
従来例の装置よりも低くすることができる。

以上から明らかなように、第２の実施例のｇＡ置は従来
例の装置に比べて、オン抵抗を小さくし、かつターンオ
フＩＩ）を低くすることができる。

次に、第４図に基づいて、第２の実施例装置の製造方法
について説明する。

まず、第４図（ａ）に示すように、Ｐ形の半導体基板２
６１にＰ形不純甥としてのＢ（ボロン）のイオン注入を
行う。

次に、第４図（ｂｌに示すように、Ｐ形の半導体基板２
６１主面上に、エピタ４シャル層２６２を形成する。

次に、第４図（Ｃ）に示すように、熱処理を行うことに
よって、Ｐ＋形埋め込み層２０８を有するＰ形半導体基
板２０１が形成される。

第４図（ｄｌに示すように、Ｐ形半導体基板２０１主面
に選択的にレジストマスク２４１を形成し、反応性イオ
ンエツチング等により、トレン１２５１．２５２を形成
する。

第４図ｔｅ）に示すように、ヒドラジン等のアルカリ溶
液中で異方性エツチングを行い、ダイヤ形の溝２５３．
２５４を形成する。

次に、第４図（［）に承りように、気相拡散法を用いて
、ダイヤ形の溝２５３．２５４の壁面にＡｓ（ヒ素）ま
たはＰ（リン）を拡散させ、Ｎ＋形領１４２０６．２０
７を形成する。その後、レジストマスク２４１を除去す
る。

第４図（ｇ）に示すように、低圧ＣＶＤ　（ＬＰＣＶＤ
）によってダイヤ形の渦２５３．２５４にＮ“形多結晶
シリコン層２０４，２０５を埋め込んだ後、平担化エツ
チングにより表面を平担にする。

次に、第４図（ｈ）に示すように、Ｐ形半導体基板２０
１主面に選択的にレジストマスク２４２を形成する。そ
して、Ｐ形不純物としてのＢ（ボロン）のイオン注入を
行い、熱拡散によってＰ＋形領［２０２，２０３を形成
する。

最後に、第４図（ｉ）示すように、Ｐ＋十形領域２０２
２０３、Ｎ＋形多結晶シリコン層２０４゜２０５にそれ
ぞれソース電極２１１、ドレーン電極２１２、ゲート電
極２１３を形成する。そして、ソース電極２１１をグラ
ンドに接続する。

以上のように第２の実施例によれば、Ｐ形半導体基板２
０１１面にゲート領域としてのＮ′″形多結晶シリコン
１２０４．２０５およびＮ＋十形領域２０６２０７をダ
イヤ形に形成することによって、ゲート領域を電流通路
に対してＶ字形に突起させ、電流通路の一部を狭くする
ようにした。

そのため、オン抵抗を小さくし、かつターンオフ電圧を
低くすることができるという効果が得られる。

なお、第２の実施例では、Ｐ＋十形領域２０２らＰ十形
領域２０３までの距離が長くなっているが、電流通路に
Ｐ＋形埋め込み［１２０８が含まれているため、オン抵
抗はほとんど増大しない。

次に、第５図および第６図に基づいて、本発明の第３の
実施例について説明する。第５図（ａ）（ｂ）において
、３０１はＰ形半導体基板であり、Ｐ形半導体基板３０
１主面にはＮ１形領域３０４゜３０５が互いに逆ハ字状
になるように斜めに形成サレル。なお、Ｎ＋形２１３０
４．３０５にＪ：つてゲート領域が構成される。また、
Ｎ“影領域３０４．３０５の点３０４ａ、３０５ａを頂
点としてＶ字形の突起が形成される。そして、Ｐ形半導
体基板３０１主面にはソース領域としてのＰ１形領域３
０２が形成され、Ｎ”影領域３０４゜３０５に挟まれる
位置にドレーン領域としてＰ＋形領［３０３が形成され
る。また、Ｐ形半導体基板３０１の内部にはＰ＋形埋め
込み層３０８が形成される。そして、Ｐ“形領［３０２
、Ｐ＋十形領域３０３Ｎ＋十形領域３０４３０５には、
それぞれソース電極３１１、ドレーン電極３１２、ゲー
ト電極３１３だ接続される。また、ソース電極３１１は
接地され、ドレーン電極３１２には負の電圧−ｖＤが印
加される。

上記の構成によると、Ｐ形半導体基板３０１とＮ◆形領
領域３０４，３０５との接合面付近に空乏１３２１，３
２２が形成される。そして、第５図（ａ）に示すように
、ゲート電極３１３に電圧が印加されていないとき、空
乏層３２１と空乏層３２２との間に′ｆヤネル領域３３
１が形成される。

このとき、Ｐ１形領域３０２からＰ“形埋め込み層３０
８およびチャネル領域３３１を通って、Ｐ＋十形領域３
０３電流通路が形成される。そして、電流通路を正孔が
移動し、ＪＦＥ丁はオン状態となる。

一方、第一図（ｂ）に示すように、ゲート電極３１３に
正の電圧＋Ｖｃが印加されたとき、Ｐ形半導体基板３０
１とＮ＋十形領域３０４３０５との間の電位差が広がり
、空乏層３２１，３２２が大きくなる。そして、空乏層
３２１と空乏層３２２が接するため、チャネル領域３３
１が消滅し、　　゛　　　　　　　　　　電流通路が空
乏層によって完全に遮られる。その結果、電流通路を正
孔が移動できなくなり、Ｊ　ＦＥＴはオフ状態となる。

このとき、ゲート領域を逆ハ字状に形成したため、チャ
ネル領域３３１の長さを短くすることができる。したが
って、電流通路のうら空乏層によって狭められる領域が
減少し、電流通路を正孔が移動しやすくなる。その結果
、第３の実施例の装Ｈにおりるターンオフ電圧を従来例
の装置におけるターンオフ電圧と等しくした場合、４ン
抵抗を従来例の装置よりも小さくすることができる。

また、第３の実施例の＠置におけるオン抵抗を従来例の
装置におけるオン抵抗と等しくする場合には、Ｎ＋十形
領域３０４３０５とを近づけて形成しチャネル領域３３
１をさらに狭くすることによって、ターンオフ電圧を従
来例の装置よりも低くすることができる。

以上から明らかなように、第３の実施例装■は従来例装
置に比べて、オン抵抗を低クシ、かつターンオフ電圧を
低くすることができる。

次に、第６図に基づいて、第３の実施例装置の製造方法
について説明する。

まず、第６図（ａ）に示すように、第４図・（ａ）（ｂ
ｌ、（ｃ）と同様の方法でＰ＋形埋め込み１１３０８を
有ケるＰ形半導体基板３０１を形成する。そして、Ｐ形
半導体基板３０１主面に選択的にレジストマスク３４１
を形成し、ヒドラジン等のアルカリ溶液中で異方性丁ツ
チングを行い、Ｖ字形の溝３５１を形成する。

第６図（ｂ）に示すように、斜めイオン注入により、溝
３５１の底部を除く部分に、Ｎ形不純物としてのＰ（リ
ン）または△Ｓ（ヒ素）のイオン注入を行い、Ｎ“影領
域３０４，３０５を形成する。

その後、レジストマスク３４１を除去する。

第６図（ｃ）に示すように、低圧ＣＶＤ　（ＬＰＧＶＤ
）によってＶ字形の溝３５１にＮ＋形多結晶シリコン層
３５２を埋め込んだ後、平担化エツチングにより、表面
を平坦にする。

次に、第６図（ｄ）に示すように、Ｐ形半導体基板３０
１主面に選択的にレジストマスク３４２を形成する。そ
して、Ｐ形不純物としてのＢ（ボロン）のイオン注入を
行い、熱拡散によってＰ＋十形領域３０２３０３を形成
する。その後、レジストマスク３４２を除去する。

最後に、第６図（ｅ）に示すように、Ｐ十形領域３０２
．３０３、Ｎ＋形領［３０４，３０５に、それぞれソー
ス電極３１１．１〜レーン電極３１２ゲート１ｔｆｉ３
１３を設置する。そして、ソース電極３１１をグランド
に接続する。

以上のように第３の実施例によれば、Ｐ形半導体基板３
０１１面にゲート領域としてのＮ１形領域３０４，３０
５を逆ハ字状に形成し、Ｎ′形領ｔ１３０４と３０５と
の間にドレーン領域としてのＰ＋形頭領１３０３形成す
ることによって、ゲート領域を電流通路に対してＶ字形
に突起させ、電流通路の一部を狭くするようにした。

そのため、オン抵抗を小さくし、かつターンオフ電圧を
低くすることができるという効果が得られる。

なお、上記三つの実施例において、ＰウェルまたはＰ形
半導体基板上にＰ１形のソース領域とドレーン領域、お
よびＮ＋形のゲート領域を形成するようにしたが、これ
に限るものではない。すなわち、ＮウェルまたはＮ形半
導体基板上にＮ”形のソース領域とドレーン領域、およ
びＰ“形のゲ−上領域を形成するようにしてもよい。

また、Ｐ形の導電形を示す不純物としてＢ（ボロン）、
Ｎ形の導電形を示す不純物としてＰ（リン）、Ａｓ（ヒ
素）を用いたが、それぞれの導電形を示す俵の不純物に
置き換えるか、あるいは供用してもよい。

また、ダイヤ形あるいはＶ字形の渦を形成するために、
アルカリ溶液としてヒドラジンを使用したが、水酸化カ
リウム水溶液、エチレンジアミンおよびピロ乃テ］−ル
の水溶液でもよい。

〈発明の効果〉 以上のように本発明によれば、接合型電界効果トランジ
スタのゲート領域をＶ字形に形成し、Ｖ字形のゲート領
域を電流通路に対して突起させて’ｌ流通路の一部を狭
くするようにした。

そのため、チャネル領域の長さを短くすることができ、
その結果、オン抵抗を小さくし、かつターンオフ電圧を
低くすることができるという効果が得られる。

【図面の簡単な説明】

第１図は第１の実施例を示す断面図、第２図は第１の実
施例装置の製造り法を示す断面図、第３図は第２の実施
例を示す断面図、第４図は第２の実施例装置の製造方法
を示す断面図、第５図は第３の実施例を示す断面図、第
６図は第３の実施例装置の製造方法を示ず断面図、第７
図は従来例を示す断面図、である。 １０１・・・Ｐウェル、１０２・・・Ｐ”影領域１０３
・・・Ｐ１形領域、１０４・・・Ｎ＋形多結晶シリコン
層、１０５・・・Ｎ＋形領領 域特許出願人　　　日産自動巾株式会社第１　図（ａ） 第２図 （ｂ） 第１　図（ｂ） （Ｃ） 第 図 第 図（ａ） 第 図（ｂ） 第 図 （ｆ） 第 図 （Ｃ） （ｄ） 第 図 （ｅ） 第５　　Ａ（ａ） 第 図（ｂ） ＺＩ ＺＺ 第 図 （ｈ） 第 図 第 図 （ａ） （ｂ） （Ｃ） 第６ 図 第 図（ａ） 弔 図（ｂ） ｗｉｔ

Claims (1)

1. 【特許請求の範囲】 半導体基板に形成されるドレーン領域と、 前記半導体基板の前記ドレーン領域と離れた位置に形成
   されるソース領域と、 前記半導体基板の前記ドレーン領域と前記ソース領域と
   の間に形成されるゲート領域と、を有し、前記ドレーン
   領域および前記ゲート領域の間に印加される電圧の変化
   によつて、前記ソース領域と前記ドレーン領域との間の
   電流通路を導通もしくは遮断させる接合型電界効果トラ
   ンジスタにおいて、 前記ゲート領域の一部をＶ字形に形成し、 上記Ｖ字形のゲート領域を前記電流通路に対して突起さ
   せ、前記電流通路の一部を狭くすることを特徴とする接
   合型電界効果トランジスタ。