JPH0477935B2 - - Google Patents
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- JPH0477935B2 JPH0477935B2 JP61263516A JP26351686A JPH0477935B2 JP H0477935 B2 JPH0477935 B2 JP H0477935B2 JP 61263516 A JP61263516 A JP 61263516A JP 26351686 A JP26351686 A JP 26351686A JP H0477935 B2 JPH0477935 B2 JP H0477935B2
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- memory
- power supply
- address
- control circuit
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ制御回路に関し、特に主電源と
バツテリ電源とを備え、主電源のオフ中はバツテ
リによつてデータを保護するシステムに好適な、
メモリ制御回路に関する。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a memory control circuit, and is particularly suitable for a system that includes a main power source and a battery power source and protects data by the battery while the main power source is off. ,
The present invention relates to a memory control circuit.
メモリのバツクアツプについては、例えば、ト
ランジスタ技術Jan.1985第３章図３−１１，図３
−１２に記載されている如く、電源電圧変動検出
部が基準電圧からの変動を検出した場合、メモリ
素子に対するチツプセレクト信号のみをオフ状態
としており、アドレスやライト信号に対しては特
に制御は行わず、不定とすることが一般的であつ
た。
Regarding memory backup, see Transistor Technology Jan. 1985, Chapter 3, Figure 3-11, Figure 3.
-12, when the power supply voltage fluctuation detection section detects a fluctuation from the reference voltage, only the chip select signal for the memory element is turned off, and no particular control is performed on the address or write signal. However, it was common to set it as undefined.
しかしながら、上記従来技術では、主電源とバ
ツテリ・バツクアツプ電源との切替わり時や、バ
ツテリ・バツクアツプ時にチツプセレクト信号お
よびライト信号にノイズが加わると、メモリに対
して誤書込みが行われるという問題がある。
However, with the above conventional technology, there is a problem that if noise is added to the chip select signal and write signal when switching between the main power source and the battery/backup power source or during battery backup, erroneous writing to the memory may occur. .
このことは、メモリに装置固有の情報を設定し
ておくような場合に、大きな問題となる。 This becomes a big problem when device-specific information is set in the memory.
また、バツテリ・バツクアツプ中のアドレスは
確定していないため、このときに書込むデータを
活用することができないという問題もある。 Furthermore, since the address during battery backup is not fixed, there is also the problem that the data written at this time cannot be utilized.
本発明は上記事情に鑑みてなされたもので、そ
の目的とすることろは、従来のメモリ制御回路に
おける上述の如き問題を解消し、主電源がオフの
間は、メモリに対して特定のアドレスを指定する
ことにより、万一、誤書込みが行われても、その
影響を当該特定アドレスに限定することによつて
メモリの信頼性を高めるようにしたメモリ制御回
路を提供することにある。 The present invention has been made in view of the above-mentioned circumstances, and its purpose is to solve the above-mentioned problems in conventional memory control circuits, and to set a specific address to the memory while the main power is off. An object of the present invention is to provide a memory control circuit which increases the reliability of the memory by specifying the erroneous writing by limiting the influence to the specific address in the event of erroneous writing.
本発明の上記目的は、主電源、バツテリ電源お
よびメモリを有するシステムにおいて、前記主電
源がオフされたことを検出する主電源オフ検出部
とアドレス切替え部とを設けて、前記主電源オフ
検出部が主電源のオフを検出中は、前記アドレス
切替え部から特定のアドレスを出力する如く構成
したことを特徴とするメモリ制御回路によつて達
成される。
The above object of the present invention is to provide a main power off detection section and an address switching section for detecting that the main power supply is turned off in a system having a main power supply, a battery power supply, and a memory. This is achieved by a memory control circuit characterized in that the memory control circuit is configured to output a specific address from the address switching section while detecting that the main power supply is turned off.
本発明においては、主電源の出力電圧が規定値
以下であると主電源がオフであると判断し、アド
レス切替え部に対して、特定のアドレスを出力す
るようにして、主電源のオフを検出中は、当該特
定アドレスに対してデータの書込みを行う。
In the present invention, if the output voltage of the main power supply is below a specified value, it is determined that the main power supply is off, and a specific address is output to the address switching section to detect the off state of the main power supply. During the process, data is written to the specific address.
これにより、メモリに対し、万一誤書込みが行
われても、その影響を上記特定アドレスに限定で
きる。また、主電源オフ中のアドレスが固定され
ていることを利用して、主電源に切替わつた後、
当該アドレスにデータが書込まれているか否かを
判定し、主電源オフ中に書込み操作がなされたか
否かを調べることもできる。 Thereby, even if an erroneous write is made to the memory, the influence can be limited to the above-mentioned specific address. Also, by taking advantage of the fact that the address is fixed while the main power is off, after switching to the main power,
It is also possible to determine whether data has been written to the address and check whether a write operation was performed while the main power was off.
以下、本発明の実施例を図面に基づいて詳細に
説明する。
Embodiments of the present invention will be described in detail below with reference to the drawings.
第１図は本発明の一実施例を示すメモリ制御回
路を含むシステムのブロツク構成図であり、図に
おいて、１は主電源、２はバツテリ電源、３はメ
モリ制御回路、４はメモリ、５はデータ強制書込
み部を示している。上記メモリ制御回路３は、主
電源オフ検出部３１、アドレス切替え部３２およ
びデータ保持制御部３３から構成されている。 FIG. 1 is a block configuration diagram of a system including a memory control circuit showing an embodiment of the present invention. In the figure, 1 is a main power supply, 2 is a battery power supply, 3 is a memory control circuit, 4 is a memory, and 5 is a The data forced write section is shown. The memory control circuit 3 includes a main power off detection section 31, an address switching section 32, and a data retention control section 33.
第２図に本実施例の動作のタイミングチヤート
を示した。以下、第１図、第２図に従つて、本実
施例の動作を説明する。 FIG. 2 shows a timing chart of the operation of this embodiment. The operation of this embodiment will be described below with reference to FIGS. 1 and 2.
主電源１がオフの場合、メモリ４の電源ライン
Vccには、バツテリ電源２から給電される。この
ときのVccの電圧をVBATとする。 If main power supply 1 is off, memory 4 power line
Power is supplied to Vcc from the battery power supply 2. Let the voltage of Vcc at this time be V BAT .
上述の電源オフ検出部３１はVccの電圧値を監
視し、Vccの値とツエナダイオード３１Ｄの降下
電圧値の差を抵抗３１Ａ，３１Ｃで分割した値
が、トランジスタ３１Ｅがターンオンするための
ベスエミツタ間電圧より大きい場合は、Vcc−
OFF信号は“Ｌ”レベルとなり、トランジスタ
３１Ｅがターンオンするためのベースエミツタ間
電圧より小さい場合はVcc−OFF信号は“Ｈ”レ
ベルとなる。 The above-mentioned power-off detection unit 31 monitors the voltage value of Vcc, and the value obtained by dividing the difference between the value of Vcc and the voltage drop of the Zener diode 31D by the resistors 31A and 31C is the best-to-emitter voltage for turning on the transistor 31E. If larger than Vcc−
The OFF signal goes to "L" level, and when it is lower than the base-emitter voltage for turning on the transistor 31E, the Vcc-OFF signal goes to "H" level.
このようなVcc−OFF信号出力の変化するとき
の閾値をVTHとすると、該VTHは前記VBATよりは
大きく、また、主電源がオンとなつたときVccに
供給される電圧より小さくなるように設定する必
要がある。 If the threshold value at which the Vcc-OFF signal output changes in this way is V TH , then this V TH is larger than the above-mentioned V BAT and smaller than the voltage supplied to Vcc when the main power is turned on. It is necessary to set it as follows.
主電源１がオフの場合、主電源オフ検出部３１
が出力するVcc−OFF信号は“Ｈ”レベルとなる
ため、上記アドレス切替え部３２のアドレス出力
AO〜AN、データ保持制御部３３のチツプセレ
クトおよびメモリ書込み信号は、それぞれ、
オア回路３２Ａ，３２Ｂ，３３Ａおよび３３Ｂを
経由してすべて“Ｈ”レベルとなる。 When the main power supply 1 is off, the main power off detection section 31
Since the Vcc-OFF signal outputted by
AO to AN, the chip select and memory write signals of the data retention control unit 33 are as follows:
All go to "H" level via OR circuits 32A, 32B, 33A and 33B.
以上述べた如く、主電源オフの間は、メモリ４
へのアドレス出力は、“Ｈ”レベルに固定される。
従つて、上記アドレス切替え部３２を構成するオ
ア回路３２Ａ，３２Ｂ，……の数を選定すること
により、メモリ４のエリアを任意の比率でこの目
的のために利用することができる。 As mentioned above, while the main power is off, the memory 4
The address output to is fixed at "H" level.
Therefore, by selecting the number of OR circuits 32A, 32B, .
なお、このとき、前記データ強制書込み部５の
スイツチSWを動作させて、チツプセレクト信号
CSとメモリ書込み信号とを“Ｌ”レベルとす
ることにより、上記特定のアドレスに特定のデー
タを書込むか、あるいは、主電源オン中に書込ん
でおいた上記特定アドレスのデータ内容を破壊す
ることができる。そこで、主電源オン中に、上記
特定アドレスの内容を調べることによつて、前記
強制書込み部５のスイツチSWを動作させたか否
かを調べることができる。 At this time, the switch SW of the data forced writing section 5 is operated to output the chip select signal.
By setting CS and memory write signal to "L" level, write specific data to the above specific address or destroy the data contents of the above specific address written while the main power is on. be able to. Therefore, by checking the contents of the specific address while the main power is on, it is possible to check whether the switch SW of the forced writing section 5 has been operated.
この応用としては、主電源がオフ時の操作をも
含めて、システムが予め定められた手順で操作さ
れたか否かを調べることができるので、正しい手
順で操作された場合のみシステムを動作開始させ
ることも可能であり、誤操作防止や機密保持に有
効な手段となる。 As an application of this, it is possible to check whether the system has been operated according to a predetermined procedure, including operations when the main power is off, so that the system can only start operating if the operation has been performed according to the correct procedure. This is an effective means for preventing erroneous operations and maintaining confidentiality.
また主電源がオンの場合には、前記主電源オフ
検出部３１が出力するVcc−OFF信号は“Ｌ”レ
ベルとなるため、前記アドレス出力AO〜AN、
データ保持制御部３３のチツプセレクト信号
およびメモリ書込み信号出力は、マイクロコン
ピュータ等からの出力信号（図の信号AO〜AN，
CS，）が有効となる。これにより、主電源オ
ン時には、通常のメモリ４への書込み、メモリ４
からの読出し動作が実行可能である。 Further, when the main power is on, the Vcc-OFF signal outputted by the main power OFF detection section 31 is at "L" level, so the address outputs AO to AN,
The chip select signal and memory write signal output of the data retention control unit 33 are output signals from a microcomputer, etc. (signals AO to AN in the figure,
CS,) becomes valid. As a result, when the main power is turned on, normal writing to memory 4, memory 4
Read operations can be performed from.
以上述べた如く、本発明によれば、主電源、バ
ツテリ電源およびメモリを有するシステムにおい
て、前記主電源がオフされたことを検出する主電
源オフ検出部とアドレス切替え部とを設けて、前
記主電源オフ検出部が主電源のオフを検出中は、
前記アドレス切替え部から特定のアドレスを出力
する如く構成したので、主電源がオフの間は、メ
モリに対して特定のアドレスを指定することによ
り、万一、誤書込みが行われても、その影響を当
該特定アドレスに限定することによつてメモリの
信頼性を高めるようにしたメモリ制御回路を実現
できるという顕著な効果を奏するものである。
As described above, according to the present invention, in a system having a main power source, a battery power source, and a memory, a main power off detection section and an address switching section are provided for detecting that the main power source is turned off. While the power off detection section detects that the main power is off,
Since the address switching unit is configured to output a specific address, even if an erroneous write occurs, by specifying a specific address to the memory while the main power is off, the impact will be reduced. This has the remarkable effect that it is possible to realize a memory control circuit that improves the reliability of the memory by limiting the address to the specific address.
また、主電源オフ中に特定のアドレスに、スイ
ツチ操作等によりデータの書込みを可能とした場
合には、主電源オン後にその内容を判定すること
によつて、主電源がオフ中の操作をも含めて、操
作の検証を行うことができ、システムの誤操作防
止や機密保持にも有効である。 In addition, if it is possible to write data to a specific address by operating a switch or the like while the main power is off, the content can be determined after the main power is turned on, thereby making it possible to write data to a specific address while the main power is off. It is also effective in preventing erroneous system operations and maintaining confidentiality.
第１図は本発明の一実施例を示すメモリ制御回
路を含むシステムのブロツク構成図、第２図は実
施例の動作のタイミングチヤートである。
１：主電源、２：バツテリ電源、３：メモリ制
御回路、４：メモリ、５：データ強制書込み部、
３１：主電源オフ検出部、３２：アドレス切替え
部、３３：データ保持制御部。
FIG. 1 is a block diagram of a system including a memory control circuit showing an embodiment of the present invention, and FIG. 2 is a timing chart of the operation of the embodiment. 1: Main power supply, 2: Battery power supply, 3: Memory control circuit, 4: Memory, 5: Data forced writing section,
31: Main power off detection section, 32: Address switching section, 33: Data retention control section.
Claims (1)
システムにおいて、前記主電源がオフされたこと
を検出する主電源オフ検出部とアドレス切替え部
とを設けて、前記主電源オフ検出部が主電源のオ
フを検出中は、前記アドレス切替え部から特定の
アドレスを出力する如く構成したことを特徴とす
るメモリ制御回路。1. In a system having a main power supply, a battery power supply, and a memory, a main power-off detection section for detecting that the main power supply is turned off and an address switching section are provided, and the main power-off detection section detects that the main power supply is turned off. A memory control circuit characterized in that the memory control circuit is configured to output a specific address from the address switching section during detection.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61263516A JPS63116250A (en) | 1986-11-05 | 1986-11-05 | Memory control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61263516A JPS63116250A (en) | 1986-11-05 | 1986-11-05 | Memory control circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63116250A JPS63116250A (en) | 1988-05-20 |
| JPH0477935B2 true JPH0477935B2 (en) | 1992-12-09 |
Family
ID=17390620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61263516A Granted JPS63116250A (en) | 1986-11-05 | 1986-11-05 | Memory control circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63116250A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012150359A (en) * | 2011-01-20 | 2012-08-09 | Ricoh Co Ltd | Electronic apparatus, control method for electronic apparatus, and projector device |
-
1986
- 1986-11-05 JP JP61263516A patent/JPS63116250A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63116250A (en) | 1988-05-20 |
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