JPH0477697A

JPH0477697A - 遅延時間自動調整式遅延回路

Info

Publication number: JPH0477697A
Application number: JP19205190A
Authority: JP
Inventors: Yoshiaki Yanagida; 柳田　義明
Original assignee: Mita Industrial Co Ltd
Current assignee: Kyocera Mita Industrial Co Ltd
Priority date: 1990-07-20
Filing date: 1990-07-20
Publication date: 1992-03-11
Anticipated expiration: 2014-10-18
Also published as: JP2963501B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】の本発明は、遅延時間を自動的に調整することのできる信
号遅延回路に関する。

アナログ部とデジタル部の双方の制御部を備えた装置で
は、開制御部の間のタイミングをとるため、アナログ部
のタイミング信号を適当な時間だけ遅延させる必要があ
る。このときの遅延時間は一般的に数十ｎｓ（ナノ秒）
程度であるが、このような短い時間をシステムグロック
によって生成しようとすると、非常に高速のシステムク
ロックを使用する必要がある。しかし、これはコスト的
に困難な場合が多く、従来より、複数の遅延素子を内蔵
した遅延回路を用いて信号を必要な時間だけ遅延させる
方法が広く用いられている。

が　′しよ゛と　る遅延素子を利用して信号を遅延させる回路では、個々の
遅延素子のばらつきや、使用環境温度、電源電圧の変動
等により遅延時間がばらつくという問題がある。このた
め、従来は一つ一つの遅延回路（通常は１個の基板上に
集積されている）毎に遅延時間特性を検査し、デイツプ
スイッチ等で所定の遅延時間となるように調整（遅延素
子の選択）を行っていた。

本発明はこのような面倒な手動による調整を無くし、自
動的な遅延時間の調整を可能とした遅延回路を提供する
ものである。

るための上記目的を達成するため、本発明に係る遅延回路では、
第１図に示すように、外部からの切換信号に応じて、複
数の相異なった遅延時間の中の１つの遅延時間で入力信
号を遅延させる信号遅延回路１０と、信号遅延回路の遅
延時間を測定する遅延時間測定手段１４と、測定された
遅延時間に基づき、信号遅延回路ｌＯに入力すべき切換
信号を生成する選択手段１２とを備えることを特徴とす
る。

潰辷−用一遅延時間測定手段１４によって測定することにより得ら
れる信号遅延回路１０の遅延時間を基に、選択手段１２
は信号遅延回路１０の複数の遅延時間の中の１つを選択
する。これにより、例えば環境温度・電源電圧等の要因
によって信号遅延回路ｌＯの遅延時間特性が変動したと
しても、出力信号の遅延時間が最も所望の値に近くなる
ような遅延時間を選択することができるようになる。

大差−例一以下、本発明の実施例を図面を参照しつつ説明する。第
２図に、デジタル複写機の一部に用いた、本発明に係る
遅延回路の構成を示す。本遅延回路はデジタル複写機の
デジタル制御部とアナログ制御部との間の信号のタイミ
ングをとるため、アナログ制御部からの入カバルス信号
ａを所定の時間ｄｔだけ遅延させた遅延信号すを得るた
めに用いられている（第３図（ａ））。本回路では入力
信号ａを遅延させるために４個のデイレイ素子から成る
遅延回路ＤＬＹを用いているが、デイレイ素子には個体
差があり、また環境温度や電源電圧の変動により、使用
時においても遅延時間が変動する可能性がある。そこで
、本回路では、まずその遅延回路ＤＬＹの遅延時間を測
定し、その結果に基づいて遅延素子の組み合わせを自動
的に選択している。以下、その動作を説明する。なお、
第３図（ａ）に示すように、以下の自動調整（デイレイ
セット）動作は、本回路の通常動作の合間に、デイレイ
セット信号Ｃが入力された期間内のみ行われる。第３図
（ａ）の点線内の期間Ｂを拡大したのが同図（ｂ）であ
る。

入力信号ａは第１ＯＲ回路ＯＲＩを通過した後、４個の
直列に接続されたデイレイ素子ＤＬＹＩ、ＤＬＹ２．　
ＤＬＹ３．　ＤＬＹ４から成る遅延回路ＤＬＹに入力さ
れる。遅延回路ＤＬＹの各デイレイ素子ＤＬＹＩ、　Ｄ
ＬＹ２．　ＤＬＹ３．　ＤＬＹ４の直後からは端子が出
され、これら４本の端子は４個のＡＮＤ回路ＡＮＤ４’
、　ＡＮＤ５．　ＡＮＤ６．　ＡＮＤ７の各々に入力さ
れる。各ＡＮＤ回路ＡＮＤ４．　ＡＮＤ５．　ＡＮＤ６
．　ＡＮＤ７の他方の入力端子にはデコーダＤＥＣから
の信号が入力されるが、後述するようにデコーダＤＥＣ
からは４個のＡＮＤ回路ＡＮＤ４．　ＡＮＤ５．　ＡＮ
Ｄ６．　ＡＮＤ７のいずれか１個のみにＨ信号が送られ
る。それら４個のＡＮＤ回路ＡＮＤ４．　ＡＮＤ５．　
ＡＮＤ６．　ＡＮＤ７からの出力は第２ＯＲ回路ＯＲ２
によりまとめられて遅延出力すとなる。

以上の回路によシバ　デコーダＤＥＣの出力信号に応じ
て、４個のデイレイ素子ＤＬＹＩ、　ＤＬＹ２．　ＤＬ
Ｙ３．　ＤＬＹ４による４種の組み合わせ（ＤＬＹＩ）
、（ＤＬＹＩ÷ＤＬＹ２）、（ＤＬＹ１＋ＤＬＹ２＋Ｄ
ＬＹ３）、（ＤＩ、Ｙ１＋ＤＬＹ２＋ＤＬＹ３＋ＤＬＹ
４）のいずれかによって遅延された入力信号ａが遅延信
号すとして出力されることとなる。なお、本実施例では
遅延回路ＤＬＹの各デイレイ素子ＤＬＹＩ、　ＤＬＹ２
．　ＤＬＹ３．　ＤＬＹ４は１つの基板上に同じ構成に
より形成されているものであるため、同一の遅延時間ｄ
１を有する。

従って、本回路では、ｄｌ、２・ｄｌ、３・ｄｌ、４・
ｄｌという４種の遅延時間のうちのいずれかを自動的に
選択することになる。

一方、デイレイセット信号Ｃは第１のＤフリップフロッ
プＤＦＦＩでシステムクロック信号ｄによりサンプリン
グされ、そのＱ出力は第ＬＡＮＤ回路ＡＮＤＩに入力さ
れる。第１フリツプフロツプＤＦＦＩのＱ−出力は第２
のＤフリップフロップ０ＦＦ２でサンプリングされ、同
じく第１ＡＮＤ回路ＡＮＤＩに入力される。これにより
、第１ＡＮＤ回路ＡＮＤＩの出力信号ｅは第３図（ｂ）
に示すように、デイレイセット信号ＣがＨの期間内の、
システムクロック信号ｄの１サイクルの幅を有するパル
スとなる。この信号ｅは以下に説明するように遅延時間
計測の期間を定めるために利用されることから、計測期
間信号と呼ぶ。

第１．ＡＮＤ回路ＡＮＤＩの出力（計測期間信号ｅ）は
２つに分けられ、一方はそのまま第３ＡＮＤ回路ＡＮＤ
３に、他方は反転された後、上記とは別のデイレイ素子
ＤＬＹＯを介して第３ＡＮＤ回路ＡＮＤ３に入力される
。従って、第３ＡＮＤ回路ＡＮＤ３の出力ｆは第３図（
ｂ）に示すように、デイレイ素子ＤＬＹＯの遅延時間ｄ
、　Ｏの幅を有するパルスとなる。この信号ｆをテスト
パルスと呼ぶ。

テストパルスｆは第１ＯＲ回路ＯＲＩ及び遅延回路ＤＬ
Ｙ（４個のデイレイ素子ＤＬＹＩ、　ＤＬＹ２．　ＤＬ
Ｙ３．　ＤＬＹ４の全て）を通過した後、第２ＡＮＤ回
路ＡＮＤ２に入力される。第２ＡＮＤ回路ＡＮＤ２では
、遅延回路ＤＬＹにより遅延されたテストパルスｆと計
測期間信号ｅとのＡ、　Ｎ　Ｄをとり、その結果を第１
ＯＲ回路ＯＲＩに入力する。すなわち、テストパルスｆ
は、計測期間信号ｅがＨの間、　［ＯＲ１→（ＤＬＹｌ
＋ＤＬＹ２＋ＤＬＹ３＋ＤＬＹ４．）　→ＡＮＤ２→Ｏ
Ｒ１］のループΩを繰り返し回り続けることになる（第
３図（ｂ））。ここで、テストパルスｆが１回ループす
るに要する時間は、遅延回路ＤＬＹの遅延時開ｄ　Ｑ　
（＝４・ｄｌ）である。

４番目のデイレイ素子ＤＬＹ４の出力ｇ及び計測期間信
号ｅはカウンタＣＴＲに入力され、カウンタＣＴＲはこ
の出力ｇ（カウンタクロック信号）により計測期間信号
ｅの間のテストパルスｆのループ回数をカウントする。

なお、このカウンタＣＴＲには、デイレイセット信号Ｃ
が入力される直前にクリアパルスｈが入力され、前回の
カウント値をＯにリセットするようになっている。第３
図（ｂ）の例では、今回の計測期間ｅ中にテストパルス
ｆは３回ループしたとカウントされることになる。その
計数結果は３ビツトの信号としてデコーダＤＥＣに出力
される。デコーダＤＥＣはこのループ回数データを基に
、４種のデイレイ素子の組み合わせ（ＤＬＹＩ）、（Ｄ
ＬＹＩ÷ＤＬＹ２）、　　（ＤＬＹ１＋ＤＬＹ２＋ＤＬ
Ｙ３）、　　（ＤＬＹ１＋ＤＬＹ２＋ＤＬＹ３＋ＤＬＹ
４）のいずれを用いるのかを決定し、該当するＡＮＤ回
路ＡＮＤ４．、　ＡＮＤ５．　ＡＮＤ６．　ＡＮＤ７の
みにＨ信号を送る。

以上説明した通り、上記回路では、４個のデイレイ素子
ＤＬＹＩ、　ＤＬＹ２．　ＤＬＹ３．　ＤＬＹ４により
構成される遅延回路にテストパルスｆを所定時間（計測
期間信号ｅ）だけループさせ、そのループ回数を計数す
ることにより、遅延回路ＤＬＹの遅延時間を測定してい
る。

（なお、上記実施例では遅延回路の絶対的な遅延時間ｄ
９を測定するのではなく、ループ回数による相対的な遅
延時間を測定しているが、もちろん、適当な演算回路を
設けることにより、遅延時間ｄΩの値を算出することも
可能である。）そして、そのようにして測定された遅延
時間（正確にはテストパルスｆのループ回数）を基に、
最適なデイレイ素子の組み合わせをデコーダＤＥＣ及び
４個のＡＮＤ回路ＡＮＤ４．ＡＮＤ５．ＡＮＤ６．ＡＮ
Ｄ’７により選択している。従って、デコーダＤＥＣの
デコード・プログラムを予め適当に定めておくことによ
り、たとえ個々のデイレイ素子の遅延時間特性が遅延回
路ＤＬＹ毎に異なっていても、それを補償して所望の遅
延時間に最も近いデイレイ素子の組み合わせが自動的に
選択されるようにすることができる。しかも、このデイ
レイセット動作は第３図（ａ）に示すように通常動作の
合間に短時間で行うことができるため、環境温度や電源
電圧の変化等によるデイレイ素子の遅延時間変化も補正
することができる。

先に述べた通り、上記回路では遅延回路孔Ｙに含まれる
各デイレイ素子ＤＬＹＩ、ＤＬＹ２．ＤＬＹ３．ＤＬＹ
４の遅延時間は全て等しいものであり、遅延時間はｄｌ
、２・ｄｌ、３・ｄｌ、４・ｄｉという４種の中からし
か選択できなかったが、遅延回路孔Ｙを第４図に示すよ
うな構成とすることにより、更に細かい遅延時間の調整
を行うことができるようになる。

第４図では、遅延回路ＤＬＹは５個のデイレイ素子ユニ
ット２２ａ、　２２ｂ、　２２ｃ、　２２ｄ、　２２ｅ
から成り、各デイレイ素子ユニットは１個（２２ａ）、
２個（２２ｂ）、４個（２２ｃ）、８個（２２ｄ）、１
６個（２２ｅ）の同一のデイレイ素子２０から構成され
る。すなわち、この単位デイレイ素子２０の遅延時間を
ｄ２とすると、これらデイレイ素子ユニットの遅延時間
はそれぞれｄ２．２・ｄ２．４・ｄ２．８・ｄ２．１６
・ｄ２となり、これらを適宜組み合わせることによりｄ
２から３２・ｄ２までの間の任意の遅延時間を有する遅
延回路ＤＬＹを構成することができる。

第４図の回路では、計測期間信号ｅ及びテストパルスｆ
を作成するまでの回路は第２図に示した回路と同じであ
る。本回路では、遅延回路ＤＬＹを構成する５個の各デ
イレイ素子ユニット２２ａ、　２２ｂ、　２２ｃ、　２
２ｄ、　２２ｅの各々に、インバータＩＮＶＩＩ、ＡＮ
Ｄ回路ＡＮＤＩＩ及びＯＲ回路０Ｒ１１が設けられてい
る。計測期間信号ｅがＯＲ回路０Ｒ１１に入ることによ
り、ＯＲ回路０ＲＩＩの出力は計測期間中ずつとＨとな
る。

これにより、各デイレイ素子ユニット２２ａ、　２２ｂ
、　２２ｃ、　２２ｄ、　２２ｅに直列に設けられた３
−ステート・バッファＢ６．　Ｂ７．　Ｂ８．　Ｂ９．
　ＢＩＯがＯＮ、　　並列に設けられた反転バッファＢ
ｌ、　Ｂ２．　Ｂ３．　Ｂ４．　Ｂ５がＯＦＦとなり、
テストパルスｆは全てのデイレイ素子ユニット２２ａ、
　２２ｂ、　２２ｃ。

２２ｄ、　２２ｅを通過して第２ＡＮＤ回路ＡＮＤ２に
戻る。テストパルスｆがこのループを回る間、その回数
はカウンタＣＴＲによってカウントされ、計測期間が終
了した時点でデコーダＤＥＣに引き渡される。デコーダ
ＤＥＣはこの計数データ（ループ回数、すなわち、遅延
回路ＤＬＹの総遅延時間を表わすデータ）を基に、所定
のプログラムに従い、所定の遅延時間に最も近（なるよ
うなデイレイ素子ユニット２２ａ、　２２ｂ、　２２ｃ
、　２２ｄ、　２２ｅの１個又は２個以上の組合せを選
択する。

この選択結果は端子Ｙ１．．　Ｙ２．　Ｙ３．　Ｙ４．
　Ｙ５から出力され、選択されたデイレイ素子ユニット
に対応するＡＮＤ回路ＡＮＤＩＩにＨ信号が与えられる
。これにより、選択されたデイレイ素子ユニットのバッ
ファ（Ｂ６゜Ｂ７．　Ｂ８．　Ｂ９．　ＢＩＯのいずれ
か１個又は２個以上）がＯＮとな１八　反転バッファ（
Ｂｌ、Ｂ２．　Ｂ３．　Ｂ４．　Ｂ５）はＯＦＦとなる
。

逆に、選択されなかったデイレイ素子ユニットのバッフ
ァはＯＦＦとなり、反転バッファはＯＮとなる。

これにより、通常動作期間においては、入力信号ａは第
１ＯＲ回路ＯＲＩを通過した後、デコーダＤＥＣにより
選択されたデイレイ素子ユニットのみを通過し、選択さ
れなかったデイレイ素子ユニットでは反転バッファ側を
バイパスして、遅延信号すとして出力される。

丑」Ｗ９３か釆− 以上説明した通り、本発明では信号遅延回路の実際の遅
延時間を測定し、その測定結果に応じて信号遅延回路の
複数の遅延時間のオプションの中から最適な遅延時間を
選択する。従って、遅延回路の個体差や環境温度・電源
電圧等の変動要因を補正して、常に所望の値に最も近い
遅延時間を得ることが可能となる。

【図面の簡単な説明】

第１図は本発明のクレーム対応図、第２図は本発明の実
施例である自動調整式信号遅延回路の回路図、第３図（
ａ）、（ｂ）はその回路における各種信号のタイミング
チャート、第４図は遅延回路の別の構成例を示す回路図
である。

Claims

【特許請求の範囲】

（１）外部からの切換信号に応じて、複数の相異なつた
遅延時間の中の１つの遅延時間で入力信号を遅延させる
信号遅延回路と、信号遅延回路の遅延時間を測定する遅延時間測定手段と
、測定された遅延時間に基づき、信号遅延回路に入力すべ
き切換信号を生成する選択手段とを備えることを特徴と
する遅延時間自動調整式遅延回路。