JPH04717A - Semiconductor device and manufacture thereof - Google Patents
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Abstract
Description
本発明は半導体装置およびその製造方法に関するもので
ある。
[従来の技術]
平導体集積回路では、絶縁層を挟んでその上下に形成さ
れた二つの導電部は、通常コンタクトホールを介して接
続される。しかしながら、二つの導電部を形成する材料
の組合わせによっては、密着性の問題や相互反応の問題
等により、コンタクト不良が生じる場合がある。このよ
うなコンタクト不良の問題に対しては、二つの導電部間
に他の導電材を介在させて接続することが、従来より行
われている。
第2図および第3図は、上記従来の接続方法の一例を示
したものであり、MO5型集積口路におけるMOS型)
ランジスタのソース近傍を示したものである。31はシ
リコン基板、32はゲート絶縁層、33はゲート電極、
34は層間絶縁層、35はソース拡散層、36はアルミ
ニウム配線層である。ソース拡散層35とアルミニウム
配線層36とを直接接続した場合、シリコンとアルミニ
ウムが反応してリークや導通不良を生じるため、コンタ
クトホール部にチタンやタングステンを用いたバリアメ
タルW&37を彩成し、このバリアメタル層3フを介し
てソース拡散層35とアルミニウム配線層36とを接続
している。
[解決しようとする課題]
第2図に示した従来例では以下のような問題があった。
バリアメタル層37は、パターンずれを考慮して、コン
タクトホールよりも−回り大きなパターンにしなければ
ならない。従って、アルミニウム配線層36はコンタク
トホールよりも二回り大きなパターンになり、コンタク
トに要する部分の面積が増大するという問題があった。
また、バリアメタル層37を形成するために余分なフ中
トマスクが必要となり、工程数が増大するという問題も
あった。
一方、1@3図に示した従来例では、コンタクト部分の
面積が増大するという問題や工程数が増大するという問
題はない。しかし、バリアメタル層37の端部がむき出
しになっているため、水分の吸着によりアルミニウム配
線層36とバリアメタル層3フとの間で電極反応が生じ
、腐蝕が発生するという問題があった。
以上述べたr、、’l Ii点は上記従来例に限るもの
ではなく、コンタクトホール部に形成した導電材を介し
て二つの導電部を接続する場合には同様な問題が生じる
。
本発明の′ii、1の目的は、コンタクトに要する部分
の面積を小さくするとともに、製造工程を簡単にするこ
とである。
本発明のN2の目的は、電極反応を防止し、腐蝕の発生
を押さえることである。
〔課題を解決するための手段〕
本発明は、導電材をコンタクトホールに対して自己整合
的に形成し、これを介して二つの導電部を接続するもの
である。
[実施例]
以下、添付図面に基いて本発明の詳細な説明をする。
第1図(A)〜(D)は実施例の製造工程であり、MO
5型1に積回路におけるMO5型トランジスタのソース
近傍を示したものである。
11はシリコン基板、12は熱酸化法で形成されたゲー
ト絶縁層(厚さ数10ナノメータ)、13はゲート電極
、14は酸化シリコンを用いて形成された層間絶縁層(
厚さ数100ナノメータ)である。15はI!1の導電
部となるソース拡散層である。16は第3の導電部とな
る配線層であり、アルミニウムまたはアルミニウム合金
を用いて形成されている。17は第2の導電部となるバ
リアメタル層(厚さ数ナノメーター数10ナノメータ)
であり、チタンやタングステンあるいはチタンナイトラ
イド(TI N)を用いて形成され、ソース拡散層IS
とアルミニウム配線層16とを接続するものである。こ
のバリアメタル層17はコンタクトホール19に対して
自己整合的に形成されている。18はフォトレジストパ
ターン(厚さ1000ナノメータ)である。
つぎに、第1図(A)〜(D)に従い、製造工程の説明
を行う。
工程(A):シリコン基板11の主表面側に、ゲート絶
縁層12、ゲート電極13およびソース拡散層15を順
次形成した後、眉間絶縁層14を形成する。この眉間絶
縁層14上に、開口パターンを有するフォトレジストパ
ターン18を形成する。このフォトレジストパターン1
8をマスクとして層間絶縁層14およびゲート絶縁層1
2をエツチングして、コンタクトホール19を形成し、
ソース拡散層150表面を籠出させる。
工ff1(B):ソース拡散層15の露出表面およびフ
ォトレジストパターン18の表面に、スパッタリング法
によりバリアメタル被膜17m、および17bを形成す
る0本実施例では、フォトレジストパターン18の厚さ
に比べてバリアメタル被膜の厚さが極めて薄いため、フ
ォトレジストパターン18の側面にはバリアメタル被膜
は形成されない。
工程(C):有機溶剤等を用いてフォトレジストパター
ン18を除去する。このとき、フォトレジストパターン
18の表面に形成されたバリアメタル被膜17bも同時
に除去される。その結果、ソース拡散層15の露出表面
すなわちコンタクトホールの底部にのみパリアメクル層
17が形成される。
工1.(D)ニアルミニウムまたはアルミニウム合金を
堆積し、これを所定の形状にパターニングして、バリア
メタル層17の表面に接する配線層16を形成する。
なお、本発明は上記実施例に限るものではなく、コンタ
クトホールを過して二つの導電部を接続する場合におい
て、他の導電材を介在させる必要があるときには適用可
能である。例えば、多層配線構造のM OS型集積回路
において、下層配線(ポリシリコン、シリサイド等を用
いた配線)と上層配線(アルミニウム、アルミニウム合
金等を用いた配線)とをコンタクトホールを遇して接続
する場合に、上記実施例で説明した方法と同様の方法で
、下層配線の露出表面にバリアメタル層を形成すること
ができる。The present invention relates to a semiconductor device and a method for manufacturing the same. [Prior Art] In a flat conductor integrated circuit, two conductive parts formed above and below an insulating layer are usually connected through a contact hole. However, depending on the combination of materials forming the two conductive parts, poor contact may occur due to adhesion problems, mutual reaction problems, etc. To solve this problem of contact failure, it has conventionally been done to connect two conductive parts by interposing another conductive material between them. Figures 2 and 3 show an example of the conventional connection method described above.
This figure shows the vicinity of the source of the transistor. 31 is a silicon substrate, 32 is a gate insulating layer, 33 is a gate electrode,
34 is an interlayer insulating layer, 35 is a source diffusion layer, and 36 is an aluminum wiring layer. If the source diffusion layer 35 and the aluminum wiring layer 36 are directly connected, silicon and aluminum will react and cause leakage and conduction failure. The source diffusion layer 35 and the aluminum wiring layer 36 are connected through the barrier metal layer 3. [Problems to be Solved] The conventional example shown in FIG. 2 had the following problems. The barrier metal layer 37 must be patterned to be larger in circumference than the contact hole in consideration of pattern misalignment. Therefore, the aluminum wiring layer 36 has a pattern that is twice as large as the contact hole, resulting in an increase in the area required for the contact. Additionally, an extra mid-mask is required to form the barrier metal layer 37, resulting in an increase in the number of steps. On the other hand, the conventional example shown in FIG. 1@3 does not have the problem of an increase in the area of the contact portion or the problem of an increase in the number of steps. However, since the ends of the barrier metal layer 37 are exposed, there is a problem in that an electrode reaction occurs between the aluminum wiring layer 36 and the barrier metal layer 3 due to adsorption of moisture, resulting in corrosion. The above-mentioned points r, , 'l Ii are not limited to the above-mentioned conventional example, and similar problems occur when two conductive parts are connected via a conductive material formed in a contact hole part. The object of the present invention is to reduce the area required for the contact and to simplify the manufacturing process. The purpose of N2 in the present invention is to prevent electrode reactions and suppress the occurrence of corrosion. [Means for Solving the Problems] According to the present invention, a conductive material is formed in a self-aligned manner with respect to a contact hole, and two conductive parts are connected through the conductive material. [Example] Hereinafter, the present invention will be described in detail based on the accompanying drawings. Figures 1 (A) to (D) show the manufacturing process of the example, and the MO
5 shows the vicinity of the source of the MO5 type transistor in the product circuit of type 5. 11 is a silicon substrate, 12 is a gate insulating layer (several tens of nanometers thick) formed by thermal oxidation, 13 is a gate electrode, and 14 is an interlayer insulating layer (several tens of nanometers thick) formed using silicon oxide.
The thickness is several hundred nanometers). 15 is I! This is a source diffusion layer that becomes a conductive part of No. 1. Reference numeral 16 denotes a wiring layer serving as a third conductive portion, and is formed using aluminum or an aluminum alloy. 17 is a barrier metal layer (thickness of several nanometers and several tens of nanometers) which becomes the second conductive part.
The source diffusion layer IS is formed using titanium, tungsten, or titanium nitride (TIN).
and the aluminum wiring layer 16. This barrier metal layer 17 is formed in a self-aligned manner with respect to the contact hole 19. 18 is a photoresist pattern (thickness 1000 nanometers). Next, the manufacturing process will be explained according to FIGS. 1(A) to 1(D). Step (A): After sequentially forming gate insulating layer 12, gate electrode 13, and source diffusion layer 15 on the main surface side of silicon substrate 11, glabellar insulating layer 14 is formed. A photoresist pattern 18 having an opening pattern is formed on this glabellar insulating layer 14. This photoresist pattern 1
8 as a mask, interlayer insulating layer 14 and gate insulating layer 1
2 to form a contact hole 19,
The surface of the source diffusion layer 150 is exposed. Step ff1 (B): Form barrier metal films 17m and 17b on the exposed surface of the source diffusion layer 15 and the surface of the photoresist pattern 18 by sputtering. Since the thickness of the barrier metal film is extremely thin, no barrier metal film is formed on the side surfaces of the photoresist pattern 18. Step (C): The photoresist pattern 18 is removed using an organic solvent or the like. At this time, the barrier metal film 17b formed on the surface of the photoresist pattern 18 is also removed at the same time. As a result, the pariah layer 17 is formed only on the exposed surface of the source diffusion layer 15, that is, on the bottom of the contact hole. Engineering 1. (D) Nialuminum or aluminum alloy is deposited and patterned into a predetermined shape to form the wiring layer 16 in contact with the surface of the barrier metal layer 17. Note that the present invention is not limited to the above-mentioned embodiments, but can be applied when it is necessary to interpose another conductive material when connecting two conductive parts through a contact hole. For example, in a MOS integrated circuit with a multilayer wiring structure, lower layer wiring (wiring using polysilicon, silicide, etc.) and upper layer wiring (wiring using aluminum, aluminum alloy, etc.) are connected through contact holes. In this case, a barrier metal layer can be formed on the exposed surface of the underlying wiring using a method similar to that described in the above embodiment.
本発明では、導電材をコンタクトホールに対して自己整
合的に形成し、これを介して二つの導電部を接続するた
め、コンタクトに要する部分の面積を小さくすることが
できるともに、電極反応を防止して腐蝕の発生を押さえ
ることができる。また、本発明の製造方法を用いること
により、製造工程を簡単にすることができる。In the present invention, the conductive material is formed in a self-aligned manner with respect to the contact hole, and two conductive parts are connected through this, so the area required for the contact can be reduced and electrode reactions can be prevented. This can prevent corrosion from occurring. Further, by using the manufacturing method of the present invention, the manufacturing process can be simplified.
第1図は本発明における実施例の製造工程を示した断面
図、第2図および[3図は従来例を示した断面図である
。
15・・・・・・第1の導電部
16・・・・・・′IM3の導電部
17・・・・・・第2の導電部
以上FIG. 1 is a sectional view showing the manufacturing process of an embodiment of the present invention, and FIGS. 2 and 3 are sectional views showing a conventional example. 15...First conductive part 16...' IM3 conductive part 17...Second conductive part or higher
Claims (2)
ールを有する絶縁層と、 上記コンタクトホールの下部に形成された第1の導電部
と、 上記コンタクトホールの内側に形成され上記第1の導電
部の表面に接する第2の導電部と、上記第2の導電部の
表面に接する第3の導電部とを有し、 上記第2の導電部は上記コンタクトホールに対して自己
整合的に形成されたものである 半導体装置。(1) an insulating layer formed on the main surface side of a semiconductor substrate and having a contact hole; a first conductive part formed under the contact hole; and a first conductive part formed inside the contact hole. a second conductive part in contact with a surface of the contact hole; and a third conductive part in contact with a surface of the second conductive part, the second conductive part being formed in self-alignment with the contact hole. Semiconductor devices that are manufactured by
に絶縁層を形成する工程と、 上記絶縁層上に開口パターンを有するフォトレジストパ
ターンを形成する工程と、 上記フォトレジストパターンをマスクとして上記絶縁層
をエッチングして、コンタクトホールを形成し、上記第
1の導電部の表面を露出させる工程と、 上記第1の導電部の露出表面および上記フォトレジスト
パターンの表面に第2の導電部となる被膜を形成する工
程と、 上記第2の導電部となる被膜が形成された上記フォトレ
ジストパターンを除去して、上記第1の導電部の露出表
面に第2の導電部を形成する工程と、 上記第2の導電部の表面に接する第3の導電部を形成す
る工程と からなる半導体装置の製造方法。(2) forming an insulating layer on the main surface side of the semiconductor substrate on which the first conductive part is formed; forming a photoresist pattern having an opening pattern on the insulating layer; etching the insulating layer as a mask to form a contact hole and exposing the surface of the first conductive part; etching a second conductive part on the exposed surface of the first conductive part and the surface of the photoresist pattern; forming a film that will become a conductive part; and removing the photoresist pattern on which the film that will become the second conductive part is formed to form a second conductive part on the exposed surface of the first conductive part. A method for manufacturing a semiconductor device, comprising: a step of forming a third conductive portion in contact with a surface of the second conductive portion.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10210990A JPH04717A (en) | 1990-04-18 | 1990-04-18 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10210990A JPH04717A (en) | 1990-04-18 | 1990-04-18 | Semiconductor device and manufacture thereof |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04717A true JPH04717A (en) | 1992-01-06 |
Family
ID=14318637
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10210990A Pending JPH04717A (en) | 1990-04-18 | 1990-04-18 | Semiconductor device and manufacture thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04717A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH098134A (en) * | 1995-06-22 | 1997-01-10 | Nec Corp | Semiconductor device and its manufacture |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5240968A (en) * | 1975-09-29 | 1977-03-30 | Toshiba Corp | Process for production of semiconductor device |
-
1990
- 1990-04-18 JP JP10210990A patent/JPH04717A/en active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS5240968A (en) * | 1975-09-29 | 1977-03-30 | Toshiba Corp | Process for production of semiconductor device |
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