JPH0469933A - 半導体基板のエッチング方法 - Google Patents
半導体基板のエッチング方法Info
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- JPH0469933A JPH0469933A JP18296490A JP18296490A JPH0469933A JP H0469933 A JPH0469933 A JP H0469933A JP 18296490 A JP18296490 A JP 18296490A JP 18296490 A JP18296490 A JP 18296490A JP H0469933 A JPH0469933 A JP H0469933A
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Landscapes
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体基板のエツチング方法に関し、
半導体基板を室温で高精度、無損傷にエツチングできる
、半導体基板のエツチング方法を提供することを目的と
し、 半導体基板の表面の酸化膜を真空中において加熱して除
去する工程と、この半導体基板を真空中で塩素ガス雰囲
気に曝し１〜２原子層のガス吸着層を形成する工程と、
このガス吸着層に真空中で紫外光を照射し塩素と半導体
の原子を半導体基板表面から脱離させる工程より構成す
る。
、半導体基板のエツチング方法を提供することを目的と
し、 半導体基板の表面の酸化膜を真空中において加熱して除
去する工程と、この半導体基板を真空中で塩素ガス雰囲
気に曝し１〜２原子層のガス吸着層を形成する工程と、
このガス吸着層に真空中で紫外光を照射し塩素と半導体
の原子を半導体基板表面から脱離させる工程より構成す
る。
本発明は半導体基板のエツチング方法に関するものであ
り、さらに詳しく述べるならば半導体基板表面の酸化膜
、結晶欠陥などを除去して清浄な半導体表面を露出させ
るためのエツチング方法に関する。
り、さらに詳しく述べるならば半導体基板表面の酸化膜
、結晶欠陥などを除去して清浄な半導体表面を露出させ
るためのエツチング方法に関する。
シリコン基板を用いた半導体装置の製造を例にして説明
すると、エピタキシャル成長の前処理、表面欠陥み除去
、汚染物質の除去等を目的とする半導体基板のエツチン
グは、古くは湿式エツチングが行われていたが、汚染物
質がシリ二〕ン基板に゛付着し易いという問題があるた
めに、近年は反応性ガスをイオン化し、このイオンをシ
リコン基板に照射することにより、シリコン基板をｊ゛
ツチングていた。
すると、エピタキシャル成長の前処理、表面欠陥み除去
、汚染物質の除去等を目的とする半導体基板のエツチン
グは、古くは湿式エツチングが行われていたが、汚染物
質がシリ二〕ン基板に゛付着し易いという問題があるた
めに、近年は反応性ガスをイオン化し、このイオンをシ
リコン基板に照射することにより、シリコン基板をｊ゛
ツチングていた。
従来の方法では、イオンなどのＪ−ネルギーを持つ粒子
を用いるため、化学反応によるエツチングだけではなく
、物理的なスパッタリングが起こり、シリコン原子が基
板からたたき出さｔするので、オングストローム単位の
精度を出すことが困難であるという問題があった。した
がって例えば最表面の数原子層のみを除去するともに、
内部の拡散層などをオングストローム単位で制御すると
いった超高精度エツチングは不す１能であった。また、
エツチング後の半導体基板に格子欠陥などの損傷が残る
という問題もあった。
を用いるため、化学反応によるエツチングだけではなく
、物理的なスパッタリングが起こり、シリコン原子が基
板からたたき出さｔするので、オングストローム単位の
精度を出すことが困難であるという問題があった。した
がって例えば最表面の数原子層のみを除去するともに、
内部の拡散層などをオングストローム単位で制御すると
いった超高精度エツチングは不す１能であった。また、
エツチング後の半導体基板に格子欠陥などの損傷が残る
という問題もあった。
本発明は、上記の問題点を解消して、半導体基板を室温
で高精度、無損傷にエツチングできる、半導体基板のエ
ツチングノノ法を提供することを目的どする。
で高精度、無損傷にエツチングできる、半導体基板のエ
ツチングノノ法を提供することを目的どする。
Ｃ課題を解決するための丁Ｆ９′Ｊ
１紀の目的を達成するために、本発明に係る半導体基板
の、】゛、ツブンクノ）法は、平導体基１ルの表面の酸
化膜を真空中において加熱除去する工程ど、この半導体
基板を真空中で塩素ガス雰囲気に曝シ、。
の、】゛、ツブンクノ）法は、平導体基１ルの表面の酸
化膜を真空中において加熱除去する工程ど、この半導体
基板を真空中で塩素ガス雰囲気に曝シ、。
１・〜・２ｊ祭ｆ＝層のガス吸着層を形成する］−程と
、このガス吸着層に真空中で紫外光を照射し塩累ト・半
導体の１けｆを半導体基板から脱離させ−Ｚ、 、１１
−程からなるよう１．７構成する。
、このガス吸着層に真空中で紫外光を照射し塩累ト・半
導体の１けｆを半導体基板から脱離させ−Ｚ、 、１１
−程からなるよう１．７構成する。
本発明に係る半導体基板のエツチング後沃は、まず、半
導体基板上に好まシ、＜は１０Å以下の酸化膜（以下、
保護酸化膜と言う）を形成することにより除去が困難な
Ｃなどが半導体基板にＨ＠ −＃るのを妨げる。
導体基板上に好まシ、＜は１０Å以下の酸化膜（以下、
保護酸化膜と言う）を形成することにより除去が困難な
Ｃなどが半導体基板にＨ＠ −＃るのを妨げる。
保護酸化膜は自然酸化膜どして直接作ることができる。
自然酸化膜とは約１００℃以−１・の温度−室温で形成
される酸化膜を指ｉ′。シリコン基板の場合はＨ，０＋
ＨＣρ＋Ｈオ０□溶液中でボイルすることにより約１０
人の自然酸化膜を形成することかでざる。又、厚い熱酸
化膜をエツチングにより表面層のみ除去することによっ
ても保護酸化膜をつくることができる。
される酸化膜を指ｉ′。シリコン基板の場合はＨ，０＋
ＨＣρ＋Ｈオ０□溶液中でボイルすることにより約１０
人の自然酸化膜を形成することかでざる。又、厚い熱酸
化膜をエツチングにより表面層のみ除去することによっ
ても保護酸化膜をつくることができる。
保護酸化膜の厚みが１０Å以上であると、次の工程での
除去のための時間が長くなり、好ましくない。
除去のための時間が長くなり、好ましくない。
続いて、自然酸化膜を真空中において加熱することによ
り除去し、Ｃ等の付着がない半導体基板の清浄表面を露
出させる。加熱除去によりｗｅｔ、 ｅｔ。
り除去し、Ｃ等の付着がない半導体基板の清浄表面を露
出させる。加熱除去によりｗｅｔ、 ｅｔ。
ｃｈｉｎｇまたはｄｒｙ ｅｔｃｈのように汚染や損傷
をもたらさないで自然酸化膜を除去することができる。
をもたらさないで自然酸化膜を除去することができる。
真空中加熱を行うのは、保護酸化膜の除去が容易であり
又ガスによる汚染がないからである。加熱温度は８００
〜８５０℃が好ましい。
又ガスによる汚染がないからである。加熱温度は８００
〜８５０℃が好ましい。
次に、真空中においてこの半導体基板を塩素ガス雰囲気
に曝すことにより、半導体基板の表面に塩素ガスを吸着
させて、薄い塩素ガス吸着層を形成する。この工程では
酸素等と半導体の反応を避けるために真空中で塩素の吸
着を行う必要がある。塩素の１１．力は】〜２ ｔｏｒ
ｒであることが好ましい。又、半導体基板を塩素ガスに
曝す温度は基板ど塩素ガスの反応を促進さぜないために
室温であることが好まし７い。
に曝すことにより、半導体基板の表面に塩素ガスを吸着
させて、薄い塩素ガス吸着層を形成する。この工程では
酸素等と半導体の反応を避けるために真空中で塩素の吸
着を行う必要がある。塩素の１１．力は】〜２ ｔｏｒ
ｒであることが好ましい。又、半導体基板を塩素ガスに
曝す温度は基板ど塩素ガスの反応を促進さぜないために
室温であることが好まし７い。
以上のような条件での吸着により塩素の原子は１〜２原
子層からなる吸着層を半導体基板上に形成する。ここで
１原子層ではＣｎ原子として吸着が、２ＲＴ層ではＣｐ
２分子が吸着し２ていると考λら第１る。
子層からなる吸着層を半導体基板上に形成する。ここで
１原子層ではＣｎ原子として吸着が、２ＲＴ層ではＣｐ
２分子が吸着し２ていると考λら第１る。
このガス吸着層に真空中で紫外光をを照射することによ
り、塩素を励起させるとともに反応−を成物のガス化を
容易にし２て、半導体最表面の原子と塩素ガスの反応物
のみを半導体基板から脱離させる半導体基板表面には欠
陥を残さず、内部の原子を露出させる。
り、塩素を励起させるとともに反応−を成物のガス化を
容易にし２て、半導体最表面の原子と塩素ガスの反応物
のみを半導体基板から脱離させる半導体基板表面には欠
陥を残さず、内部の原子を露出させる。
半導体がＳＬであるときはＳｉ１原子とＣｊ２３〜４原
子が反応する。し、たがって】原子吸着層のときはＳｉ
の表面の１／３原子層が除去され、１原子層を除去する
ためには３回の処理を行う。
子が反応する。し、たがって】原子吸着層のときはＳｉ
の表面の１／３原子層が除去され、１原子層を除去する
ためには３回の処理を行う。
Ｓｉｌ原子層を除去するための厚みはＳｔ結晶の面方位
にもよるが、１程度度−（１１０）、（１００）面の場
合−〜２人−（１１１）面の場合−である、なお、１回
の処理で１〜２人除去されたことを測定することは難し
いが、同一条件で数回処理を繰り返し１０人程度の除去
厚みを測定して１回当りの除去厚みを計算することによ
り、特定の条件での１回当りの除去厚みを知ることがで
きる。
にもよるが、１程度度−（１１０）、（１００）面の場
合−〜２人−（１１１）面の場合−である、なお、１回
の処理で１〜２人除去されたことを測定することは難し
いが、同一条件で数回処理を繰り返し１０人程度の除去
厚みを測定して１回当りの除去厚みを計算することによ
り、特定の条件での１回当りの除去厚みを知ることがで
きる。
第５図は、塩素の導入量と吸着層の厚さの関係を説明す
るグラフである。
るグラフである。
グラフの横軸は、塩素分圧（ｔｏｒｒ） ｘ導入時間（
ｓｅｅ）で表した塩素導入量（Ｉ ＬＥ Ｉ Ｏ−”ｔ
ａｒｒＸ １ ｓｅｃとする）であり、縦軸はＸＰＳ分
析で測定した吸着原子層（塩素２ｐ光電子強度）を表す
。
ｓｅｅ）で表した塩素導入量（Ｉ ＬＥ Ｉ Ｏ−”ｔ
ａｒｒＸ １ ｓｅｃとする）であり、縦軸はＸＰＳ分
析で測定した吸着原子層（塩素２ｐ光電子強度）を表す
。
ここで例えば１．３原子層とはＣ４の１原子層上の３０
面積％に２層目のＣβ原子が存在することを意味する。
面積％に２層目のＣβ原子が存在することを意味する。
２層目の原子も、３〜４Ｃβ原子がＳｉｌ原子と反応す
る。したがって吸着層の厚さが２原子であると、２回の
処理により１原子暦を除去することができる。
る。したがって吸着層の厚さが２原子であると、２回の
処理により１原子暦を除去することができる。
半導体基板表面の被除去領域で除去される原子層数は、
保護酸化膜形成前の半導体基板の処理（例えば、ＭＯＳ
）ランジスタのゲートの■、調整のためのイオン注入が
されている、ｗｅｔエツチングがされている、埋込み層
を作るためのイオン注入がされているなど）による表面
状況により異なり、（イ）１原子層（最表面の１原子層
はぼ全体が歪んでいる（欠陥を有する））、（ロ）数原
子Ｎ（歪、欠陥が最表面とその下の数層に及ぶ）、（ニ
）最表面１原子層の原子数（ｎ）の−部（欠陥の原子数
＜ ＜ ｎ ／ ３であるため、Ｃβを１原子層吸着さ
せｎ ／ ３のＳｉ原子を除去すればよい）など様々で
ある。
保護酸化膜形成前の半導体基板の処理（例えば、ＭＯＳ
）ランジスタのゲートの■、調整のためのイオン注入が
されている、ｗｅｔエツチングがされている、埋込み層
を作るためのイオン注入がされているなど）による表面
状況により異なり、（イ）１原子層（最表面の１原子層
はぼ全体が歪んでいる（欠陥を有する））、（ロ）数原
子Ｎ（歪、欠陥が最表面とその下の数層に及ぶ）、（ニ
）最表面１原子層の原子数（ｎ）の−部（欠陥の原子数
＜ ＜ ｎ ／ ３であるため、Ｃβを１原子層吸着さ
せｎ ／ ３のＳｉ原子を除去すればよい）など様々で
ある。
［実施例］
第１図〜第４図は、本発明の一実施例の各工程を説明す
る図である。
る図である。
第１図〜第４図において、１はシリコン基板、２は熱酸
化膜、３は保護酸化膜、４は真空チャンバ、５はヒータ
、６はガス吸着層、７は脱離分子である。
化膜、３は保護酸化膜、４は真空チャンバ、５はヒータ
、６はガス吸着層、７は脱離分子である。
以下、第１図〜第４図を用いて、本発明の一実施例を説
明する。
明する。
（工程ｌ、第１図参照）
シリコン基板１の表面に熱酸化膜２を５０人形成し、エ
ツチング領域の熱酸化膜２を１０人残し除去し、保護酸
化膜３とする。
ツチング領域の熱酸化膜２を１０人残し除去し、保護酸
化膜３とする。
（工程２、第２図参照）
熱酸化ｌ１１２および保護酸化膜３のついたシリコン基
板ｌを真空チャンバ４に導入し、ヒータ５により８００
度にシリコン基板１を加熱し、保護酸化膜３を除去する
。
板ｌを真空チャンバ４に導入し、ヒータ５により８００
度にシリコン基板１を加熱し、保護酸化膜３を除去する
。
（工程３、第３図参照）
シリコン基板１を室温まで徐冷したのち、真空チャンバ
４に塩素を分圧ＩＴｏｒｒで１００秒間導入し、塩素吸
着層６を形成する。この時、第５図のように塩素導入量
に対する塩素吸着層の厚さの変化が小さいので、吸着層
の厚さが原子層で制御できる。
４に塩素を分圧ＩＴｏｒｒで１００秒間導入し、塩素吸
着層６を形成する。この時、第５図のように塩素導入量
に対する塩素吸着層の厚さの変化が小さいので、吸着層
の厚さが原子層で制御できる。
（工程４、第４図参照）
塩素吸着層７に真空中で紫外光を照射し、塩素吸着層６
を励起することにより、シリコン原子を脱離分子８とし
てシリコン基板１から取り去る。
を励起することにより、シリコン原子を脱離分子８とし
てシリコン基板１から取り去る。
本発明に係る半導体基板のエツチング方法によれば、表
面１原子層のみを高精度でエツチングすることが可能と
なるので、最表面における歪を受けている半導体基板最
表面の原子、空孔の周りの原子、転位により配列が乱れ
ている原子などを除去することによりデバイスの特性に
及ぼすミクロ的嘴造を良好にすることができ、またオン
グストローム単位でのエツチングにより微細なデバイス
を製造することができるようになる。
面１原子層のみを高精度でエツチングすることが可能と
なるので、最表面における歪を受けている半導体基板最
表面の原子、空孔の周りの原子、転位により配列が乱れ
ている原子などを除去することによりデバイスの特性に
及ぼすミクロ的嘴造を良好にすることができ、またオン
グストローム単位でのエツチングにより微細なデバイス
を製造することができるようになる。
第１図〜第４図は本発明の一実施例の各工程を示す図で
あって。 第１図は保護酸化膜形成工程、 第２図は酸化膜除去工程、 第３図は塩素吸着工程、 第４図は塩素と半導体の脱離工程、をそれぞれ小［１、 第５図は塩素導入量と吸首層の厚みの関係を示ずグラフ
である。 第１図−・−・第４図において １：シリ二Ｊ二）草様 ：熱酸化膜 ：保護酸化膜 ：真空チャンバ ５： 【−一タ 塩素吸着層 脱離分子
あって。 第１図は保護酸化膜形成工程、 第２図は酸化膜除去工程、 第３図は塩素吸着工程、 第４図は塩素と半導体の脱離工程、をそれぞれ小［１、 第５図は塩素導入量と吸首層の厚みの関係を示ずグラフ
である。 第１図−・−・第４図において １：シリ二Ｊ二）草様 ：熱酸化膜 ：保護酸化膜 ：真空チャンバ ５： 【−一タ 塩素吸着層 脱離分子
Claims (1)
- 【特許請求の範囲】 １、半導体基板の表面の酸化膜を真空中において加熱し
て除去する工程と、この半導体基板を真空中で塩素ガス
雰囲気に曝し１〜２原子層のガス吸着層を形成する工程
と、このガス吸着層に真空中で紫外光を照射し塩素と半
導体の原子を半導体基板表面から脱離させる工程を含ん
でなることを特徴とする半導体基板のエッチング方法。 ２、前記酸化膜を自然酸化により形成することを特徴と
する請求項１記載の半導体基板のエッチング方法。 ３、前記酸化膜を熱酸化を行いその後該熱酸化膜を厚み
１０Å以下とするように除去することにより、形成する
ことを特徴とする請求項１記載の半導体基板のエッチン
グ方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18296490A JPH0469933A (ja) | 1990-07-11 | 1990-07-11 | 半導体基板のエッチング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18296490A JPH0469933A (ja) | 1990-07-11 | 1990-07-11 | 半導体基板のエッチング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0469933A true JPH0469933A (ja) | 1992-03-05 |
Family
ID=16127406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18296490A Pending JPH0469933A (ja) | 1990-07-11 | 1990-07-11 | 半導体基板のエッチング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0469933A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001052309A1 (en) * | 2000-01-13 | 2001-07-19 | Fsi International, Inc. | Method of surface preparation |
| US8133554B2 (en) * | 2004-05-06 | 2012-03-13 | Micron Technology, Inc. | Methods for depositing material onto microfeature workpieces in reaction chambers and systems for depositing materials onto microfeature workpieces |
-
1990
- 1990-07-11 JP JP18296490A patent/JPH0469933A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6465374B1 (en) | 1997-10-21 | 2002-10-15 | Fsi International, Inc. | Method of surface preparation |
| WO2001052309A1 (en) * | 2000-01-13 | 2001-07-19 | Fsi International, Inc. | Method of surface preparation |
| US8133554B2 (en) * | 2004-05-06 | 2012-03-13 | Micron Technology, Inc. | Methods for depositing material onto microfeature workpieces in reaction chambers and systems for depositing materials onto microfeature workpieces |
| US9023436B2 (en) | 2004-05-06 | 2015-05-05 | Micron Technology, Inc. | Methods for depositing material onto microfeature workpieces in reaction chambers and systems for depositing materials onto microfeature workpieces |
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