JPH0468549A - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JPH0468549A JPH0468549A JP18375390A JP18375390A JPH0468549A JP H0468549 A JPH0468549 A JP H0468549A JP 18375390 A JP18375390 A JP 18375390A JP 18375390 A JP18375390 A JP 18375390A JP H0468549 A JPH0468549 A JP H0468549A
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- Japan
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- ring
- test
- test circuit
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 16
- 239000000523 sample Substances 0.000 claims abstract description 11
- 238000011990 functional testing Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 238000011888 autopsy Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
- 238000003801 milling Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体の被試験素子（以下ＤＩＪＴという）
を試験する半導体試験装置に関するものである。
を試験する半導体試験装置に関するものである。
第９図および第１０図は従来の半導体試験装置の斜視図
で、第９図にプローブ針を用いる場合、第１０図はソケ
ツ）？使用する場合である。
で、第９図にプローブ針を用いる場合、第１０図はソケ
ツ）？使用する場合である。
図において、１１１１″ｉプローブ針、１鵞）ｆｌこの
プローブ針ｉｌｌとＤｒＪＴボードを接続するパターン
配線、 ｔｌｌｌＩ／ｉパターン配線１！１とＤｔＴＴ
ボードが接触するポゴピン、１４１は主にリレー等で構
成される直流印加試験（以降Ｄｏ試験と記切回路、ｔｌ
ｉｌはＤσ丁をファンクション動作させ、ファンクショ
ン試験を行なう為のファンクション試験回路、（８）は
Ｄｔ７Ｔを装着する為のソケツ） 、＋９１Ｆｉパター
ン配線１２）およびグローブ針を保持するペースリング
である。
プローブ針ｉｌｌとＤｒＪＴボードを接続するパターン
配線、 ｔｌｌｌＩ／ｉパターン配線１！１とＤｔＴＴ
ボードが接触するポゴピン、１４１は主にリレー等で構
成される直流印加試験（以降Ｄｏ試験と記切回路、ｔｌ
ｉｌはＤσ丁をファンクション動作させ、ファンクショ
ン試験を行なう為のファンクション試験回路、（８）は
Ｄｔ７Ｔを装着する為のソケツ） 、＋９１Ｆｉパター
ン配線１２）およびグローブ針を保持するペースリング
である。
次に前作について説明する。纂９図においてグローブ針
１１）はクエハ状のＤＵ〒の端子と接触させる。
１１）はクエハ状のＤＵ〒の端子と接触させる。
ＤＣ試験を行なう場合は王１ｃＤｃ試験回路１４＋１Ｃ
より、試験条件に基づき各種直流電圧、や電流をＤＵ〒
へ印加したり、ＤＣ試験回路（４）中のリレーにより、
開放したりする。これらの機能はＤｏ試験回路（４１中
のリレーの切替えで行なう。各檻直流電圧やｔａｈポゴ
ピンミ３１％プローブカード上のパターン配線１２＋
、グローブ針ＩＩＩ ｆｒ通してＤＵテへ印加される。
より、試験条件に基づき各種直流電圧、や電流をＤＵ〒
へ印加したり、ＤＣ試験回路（４）中のリレーにより、
開放したりする。これらの機能はＤｏ試験回路（４１中
のリレーの切替えで行なう。各檻直流電圧やｔａｈポゴ
ピンミ３１％プローブカード上のパターン配線１２＋
、グローブ針ＩＩＩ ｆｒ通してＤＵテへ印加される。
一方ファンクション試験を行なう場合は、ＤＣ試験回路
（４１中のリレーにより、ポゴピン（３１とファンクシ
ョン試験回路＋ｉｌと接続し、クロックトライバやバイ
アス源の出力をＤＵＴへ印加する。
（４１中のリレーにより、ポゴピン（３１とファンクシ
ョン試験回路＋ｉｌと接続し、クロックトライバやバイ
アス源の出力をＤＵＴへ印加する。
゛第１０図の場合はファイナル品のＤＨ’ｒをソケット
（８）に挿入して試験を行い、プローブ針（！）がソケ
ツ） １８１ Ｋ変わっただけで動作は第９図の場合と
同じである。
（８）に挿入して試験を行い、プローブ針（！）がソケ
ツ） １８１ Ｋ変わっただけで動作は第９図の場合と
同じである。
従来の半導体試験装置は以上の様に構成されて−るので
、ＤＯ試験とファンクション試験を同−ＤｔｒＴボード
で実現する為に上記両試験回路をボード上に配置してい
た。この場合、試験の為にリレーで回路を切替えるＤＣ
試験回路を内側のＤＵＴ＠に設け、外側にファンクショ
ン試験回Ｓを配置し、ＤＣｊ試験回路のリレーを制−す
る事でＤＩ７丁とファンクション試験回路が＊ａできる
様［ｆｋつている。しかし、近年ＤＵτが高速化される
と、ファンクション試験回路とＤｔ７τ間にＤｏ試験回
路の様な複数素子で構成される回路が存在すると、接続
の距離が長くなり、ま九余計な素子が存在する事からフ
ァンクション試験時に印加するクロック波形才劣イヒし
正確な試験が出来なくなるなどの問題点があった。
、ＤＯ試験とファンクション試験を同−ＤｔｒＴボード
で実現する為に上記両試験回路をボード上に配置してい
た。この場合、試験の為にリレーで回路を切替えるＤＣ
試験回路を内側のＤＵＴ＠に設け、外側にファンクショ
ン試験回Ｓを配置し、ＤＣｊ試験回路のリレーを制−す
る事でＤＩ７丁とファンクション試験回路が＊ａできる
様［ｆｋつている。しかし、近年ＤＵτが高速化される
と、ファンクション試験回路とＤｔ７τ間にＤｏ試験回
路の様な複数素子で構成される回路が存在すると、接続
の距離が長くなり、ま九余計な素子が存在する事からフ
ァンクション試験時に印加するクロック波形才劣イヒし
正確な試験が出来なくなるなどの問題点があった。
この発明は上記の様な問題点を解消するためになされた
もので、可能な限り簡単な回路でＤＣ試験回路とファン
クション試験回路を切替える事ができる半導体試験装置
を得ることを目的とする。
もので、可能な限り簡単な回路でＤＣ試験回路とファン
クション試験回路を切替える事ができる半導体試験装置
を得ることを目的とする。
この発明に係る半導体試験装置はプローブを保持するベ
ースリング及びＤＵＴのソケットと各試験回路間に回転
可能なリングを設けてリングを必要に応じて回転させる
事により接続を変更可能となる様にしたものである。
ースリング及びＤＵＴのソケットと各試験回路間に回転
可能なリングを設けてリングを必要に応じて回転させる
事により接続を変更可能となる様にしたものである。
この発明における半導体試験装置は１回転可能なリング
が必要に応じて回転移動することによ＃）％ＤＵＴ端子
に接続する試験回路を切替える。
が必要に応じて回転移動することによ＃）％ＤＵＴ端子
に接続する試験回路を切替える。
以下、との発明の一英施ＰＪ ｔ−図について説明する
。
。
Ｋ１図は半導体試験装置の斜視図％第ｇ図は第１図に示
すリングおよびベースリングの分解破砕断面図、ｇｓ図
は第１図に示すベースリングから浮き上った状ｌｌを示
す部分断面図、禦４図ｒｉ第１５ｉ１１に示すベースリ
ングにリングを押しつけ丸状ｌＩを示す部分断ｌｆｉ図
、第５図は第１図に示す回転機構を示す斜視図、第６図
はこの発明の他の実施ＰＩＫよる半導体試験装置の斜視
図である。図にお−て、…〜ｔｌｌ 、 １８１ 、
ｆ９１はＷｉ９図および［１０図の従来例に示したもの
と同等であるので説明を省略する。
すリングおよびベースリングの分解破砕断面図、ｇｓ図
は第１図に示すベースリングから浮き上った状ｌｌを示
す部分断面図、禦４図ｒｉ第１５ｉ１１に示すベースリ
ングにリングを押しつけ丸状ｌＩを示す部分断ｌｆｉ図
、第５図は第１図に示す回転機構を示す斜視図、第６図
はこの発明の他の実施ＰＩＫよる半導体試験装置の斜視
図である。図にお−て、…〜ｔｌｌ 、 １８１ 、
ｆ９１はＷｉ９図および［１０図の従来例に示したもの
と同等であるので説明を省略する。
（６）はパターン配線Ｃ引を備えたリング、（７）はリ
ング（６）を回転移動させる回転機構、Ｕは回転可能な
ベースリング、■は押さえリング、Ｃ＠は接触リング、
＠Ｆｉ接触接触リング環め込まれたＮ−ｆビン、（ＪＳ
４＃ｉ押さえリングＩυを押す為のカム、συはステッ
ピングモータ、（７りはギヤシャフト群である。なお第
１図にはカム飼の図示を省略し電昇７図はこの発明の他
の実施ＮＫよる半導体試験装置のリングＱ〃およびベー
スリングｉ９１５を示す部分断面斜視図、１１１８図に
１１７図に示すリング東の裏面の部分断面斜視図である
。
ング（６）を回転移動させる回転機構、Ｕは回転可能な
ベースリング、■は押さえリング、Ｃ＠は接触リング、
＠Ｆｉ接触接触リング環め込まれたＮ−ｆビン、（ＪＳ
４＃ｉ押さえリングＩυを押す為のカム、συはステッ
ピングモータ、（７りはギヤシャフト群である。なお第
１図にはカム飼の図示を省略し電昇７図はこの発明の他
の実施ＮＫよる半導体試験装置のリングＱ〃およびベー
スリングｉ９１５を示す部分断面斜視図、１１１８図に
１１７図に示すリング東の裏面の部分断面斜視図である
。
次に動作について説明する。ウェハ状のＤＵでの趨子を
グローブ針１１１ Ｋ接触させた後、ＤＣ試験を行なう
場合は外部制ａｌ装置の命４Ｊを受けて回転機構＋７１
Ｋより、リング（６）を回転させて、ＤＣ試験回路（
４１とＤ（ｒＴ端子を接続する。リング１６）の回転は
以下のｓＫ行なう、まず第８図に示すごとく、カム（６
４Ｉの長径が水平になるまでカム＠を回転させると、ポ
ゴピンＱの力で押さえリング迂が浮き上がり、ポゴピン
四の先端は接触りング四内に移動する。この状態でステ
ッピングモータヴυを規定量回転させ、ギヤシャフト群
間を通して、接触リング＠を規定量回転させる。その後
、第４図に示すごとく、カム（（Ａ’１９００回転させ
て押さえリング（ＵＩＩ’に押し、ポゴピン（至）を押
し出して接触させる。
グローブ針１１１ Ｋ接触させた後、ＤＣ試験を行なう
場合は外部制ａｌ装置の命４Ｊを受けて回転機構＋７１
Ｋより、リング（６）を回転させて、ＤＣ試験回路（
４１とＤ（ｒＴ端子を接続する。リング１６）の回転は
以下のｓＫ行なう、まず第８図に示すごとく、カム（６
４Ｉの長径が水平になるまでカム＠を回転させると、ポ
ゴピンＱの力で押さえリング迂が浮き上がり、ポゴピン
四の先端は接触りング四内に移動する。この状態でステ
ッピングモータヴυを規定量回転させ、ギヤシャフト群
間を通して、接触リング＠を規定量回転させる。その後
、第４図に示すごとく、カム（（Ａ’１９００回転させ
て押さえリング（ＵＩＩ’に押し、ポゴピン（至）を押
し出して接触させる。
次に７アンクシ曹ン試験を行なう場合は、上記と同様な
操作でリング（６）を回転させ、ＤＨでとファンクショ
ン試験回ＦＩｌｒｉＩｌを接続してから試験を実行する
。
操作でリング（６）を回転させ、ＤＨでとファンクショ
ン試験回ＦＩｌｒｉＩｌを接続してから試験を実行する
。
第６図の場合は、ペースリング叫を回転機構（７）によ
り回転させることによ＃）ＤＣ試験回路＋４１およびプ
ア／クショ／に験回路（６１の接Ｉｌｌを行う。
り回転させることによ＃）ＤＣ試験回路＋４１およびプ
ア／クショ／に験回路（６１の接Ｉｌｌを行う。
尚、上記実施例ではリングｆｉ＋にポゴピン−１押さえ
リング１及び、カムｇ４を設けてより確実な接触を得る
様にしてい九が、＊に接触抵抗が問題にならない場合は
第７図およびｗｉｓ図に示す檄にｇ１図にリング（６）
の代りにリングα℃の裏に配線パターン（！１を設ける
のみに簡素化しても喪い。
リング１及び、カムｇ４を設けてより確実な接触を得る
様にしてい九が、＊に接触抵抗が問題にならない場合は
第７図およびｗｉｓ図に示す檄にｇ１図にリング（６）
の代りにリングα℃の裏に配線パターン（！１を設ける
のみに簡素化しても喪い。
また、上記実施列でＦｉｇつの試験回路の切替ｊＬを行
う場合につ論て説明したが、８回路以上（して、より多
くの試験回路ｔ−ＤＵ〒のｌ端子に割当てる様にしても
良い。
う場合につ論て説明したが、８回路以上（して、より多
くの試験回路ｔ−ＤＵ〒のｌ端子に割当てる様にしても
良い。
以上の様にこの発明によれば、りングによって試験回路
配線を切ｇえる様にすることによってＤＯ試験回路と並
列にファンクション試験回路を設置できるので、Ｄｔｒ
Ｔとファンクション試験回路間の距離を短かくでき、ク
ロック劣化を抑えられ、適確な試験が可能となる。
配線を切ｇえる様にすることによってＤＯ試験回路と並
列にファンクション試験回路を設置できるので、Ｄｔｒ
Ｔとファンクション試験回路間の距離を短かくでき、ク
ロック劣化を抑えられ、適確な試験が可能となる。
第１図はこの発明の一実施例による半導体試験装置の斜
視図 ｇＳ図ｒｉｇｉ図に示すリングおよびペースリン
グの分解破砕断面図、Ｉ［３図は第１図に示すペースリ
ングからリングが浮き上った状ａｔ−示す部分断面図、
ＩＥ４図は第１図に示すペースリングを押しつけた状！
１１１１：示す部分断面図、第５図は第１図に示す回転
機構を示す斜視図、第６図はこの発明の他の実施例（よ
る半導体試験装置の斜視図、ｇｖ図はこの発明の他の実
施列による半導体試験装置のリングおよびペースリング
を示す部分断面斜視図、ｗｉＳ図は第７図に示すリング
の裏面の部分断面斜視図、第９図および第１０図は従来
の半導体試験装置の斜視図で、第９図はプローブ針を用
いる場合、第１０図はソケットを使用する場合である。 図にお−で、【１１はプローブ針、（！ｌはパターン配
線、＋３１６１Ｆｉポゴピン、（４）はＤｏ試験回路、
（６）はファンクション試験回路、１６１συはリング
、剖は押さえリング、＠は接触リング、例はカム、＋７
１ Ｆｉミリング転機構、り１１はステッピングモータ
、ｃｎＪＦｉギ’ｒ ’、ｙ ’ｒ ７ ）群、（８）
はソケット、 ｆ９＋ 、 （Ｉｆｍはペースリングで
ある。 尚、図中、同一符号は同一、又は相当部分を示す。
視図 ｇＳ図ｒｉｇｉ図に示すリングおよびペースリン
グの分解破砕断面図、Ｉ［３図は第１図に示すペースリ
ングからリングが浮き上った状ａｔ−示す部分断面図、
ＩＥ４図は第１図に示すペースリングを押しつけた状！
１１１１：示す部分断面図、第５図は第１図に示す回転
機構を示す斜視図、第６図はこの発明の他の実施例（よ
る半導体試験装置の斜視図、ｇｖ図はこの発明の他の実
施列による半導体試験装置のリングおよびペースリング
を示す部分断面斜視図、ｗｉＳ図は第７図に示すリング
の裏面の部分断面斜視図、第９図および第１０図は従来
の半導体試験装置の斜視図で、第９図はプローブ針を用
いる場合、第１０図はソケットを使用する場合である。 図にお−で、【１１はプローブ針、（！ｌはパターン配
線、＋３１６１Ｆｉポゴピン、（４）はＤｏ試験回路、
（６）はファンクション試験回路、１６１συはリング
、剖は押さえリング、＠は接触リング、例はカム、＋７
１ Ｆｉミリング転機構、り１１はステッピングモータ
、ｃｎＪＦｉギ’ｒ ’、ｙ ’ｒ ７ ）群、（８）
はソケット、 ｆ９＋ 、 （Ｉｆｍはペースリングで
ある。 尚、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 半導体の被試験素子を試験する、試験回路において、
プローブ針または、被試験素子のソケットと試験回路の
配線を変更するリングを備えた事と、外部制御装置の指
令により、上記リングを回転移動させる、リング回転機
構を設けた事を特徴とする半導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18375390A JPH0468549A (ja) | 1990-07-09 | 1990-07-09 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18375390A JPH0468549A (ja) | 1990-07-09 | 1990-07-09 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0468549A true JPH0468549A (ja) | 1992-03-04 |
Family
ID=16141376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18375390A Pending JPH0468549A (ja) | 1990-07-09 | 1990-07-09 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0468549A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100431322B1 (ko) * | 1996-11-06 | 2004-07-15 | 주식회사 하이닉스반도체 | 반도체디바이스검사용로드보드 |
| EP1500943A1 (en) * | 2003-07-24 | 2005-01-26 | Agilent Technologies Inc | High speed channel selector switch |
| US7508823B2 (en) | 2004-04-30 | 2009-03-24 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Method and apparatus for high-speed multiple channel and line selector switch |
-
1990
- 1990-07-09 JP JP18375390A patent/JPH0468549A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100431322B1 (ko) * | 1996-11-06 | 2004-07-15 | 주식회사 하이닉스반도체 | 반도체디바이스검사용로드보드 |
| EP1500943A1 (en) * | 2003-07-24 | 2005-01-26 | Agilent Technologies Inc | High speed channel selector switch |
| US6933628B2 (en) | 2003-07-24 | 2005-08-23 | Agilent Technologies, Inc. | High speed channel selector switch |
| US7508823B2 (en) | 2004-04-30 | 2009-03-24 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Method and apparatus for high-speed multiple channel and line selector switch |
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