JPH0467392A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0467392A JPH0467392A JP2177013A JP17701390A JPH0467392A JP H0467392 A JPH0467392 A JP H0467392A JP 2177013 A JP2177013 A JP 2177013A JP 17701390 A JP17701390 A JP 17701390A JP H0467392 A JPH0467392 A JP H0467392A
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- output terminal
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は多数の出力端子を有する半導体記憶装置に関
し、特に出力電流のノイズを低減することを図ったもの
である。
し、特に出力電流のノイズを低減することを図ったもの
である。
第４図は従来のメモリの出力回路の回路図で、図におい
て、Ｖｅｅは電源電位、Ｖｓｓは接地電位、（ｌａ）〜
（ｌｄ）は出力端子ノード、（２ａ）〜（２ｄ）は出力
端子ノード（１ａ）〜（１ｄ）のそれぞれと、電源電位
ｖｅｃとを接続する第１のＮチャネルＭＯＳトランジス
タ、（３ａ）〜（３ｄ）は出力端子メート（１ａ）〜（
１ｄ）のそれぞれと接地電位Ｖｓｓとを接続する第２の
ＮチャネルＭＯＳトランジスタである。
て、Ｖｅｅは電源電位、Ｖｓｓは接地電位、（ｌａ）〜
（ｌｄ）は出力端子ノード、（２ａ）〜（２ｄ）は出力
端子ノード（１ａ）〜（１ｄ）のそれぞれと、電源電位
ｖｅｃとを接続する第１のＮチャネルＭＯＳトランジス
タ、（３ａ）〜（３ｄ）は出力端子メート（１ａ）〜（
１ｄ）のそれぞれと接地電位Ｖｓｓとを接続する第２の
ＮチャネルＭＯＳトランジスタである。
次に動作について説明する。出力端子／−ド（ｌａ）〜
（１ｄ）はすべて同等であるから、ここでは出力端子ノ
ード（１ａ）の場合の動作について説明する。第１のＮ
チャネルＭＯ８トランジスタ（２ａ）のゲートにＨレベ
ルの信号が印加されると、ゲートが開き、電源電位Ｖｃ
ｃから出力端子ノード（１ａ）へＨレベルのデータが出
力される。また、第２ＯＮチヤネルＭｏＳトランジスタ
（３ａ）のゲートにＨレベルの信号が印加されると、ゲ
ートが開き、接地電位Ｖｓｓから出力端子ノード（１ａ
）へＬレベルのデータが出力される。
（１ｄ）はすべて同等であるから、ここでは出力端子ノ
ード（１ａ）の場合の動作について説明する。第１のＮ
チャネルＭＯ８トランジスタ（２ａ）のゲートにＨレベ
ルの信号が印加されると、ゲートが開き、電源電位Ｖｃ
ｃから出力端子ノード（１ａ）へＨレベルのデータが出
力される。また、第２ＯＮチヤネルＭｏＳトランジスタ
（３ａ）のゲートにＨレベルの信号が印加されると、ゲ
ートが開き、接地電位Ｖｓｓから出力端子ノード（１ａ
）へＬレベルのデータが出力される。
第５図はその場合の出力端子の各信号のタイミング波形
図である。外部から出力命令信号がメモリ内へ入力され
ると、出力電流が出力される。
図である。外部から出力命令信号がメモリ内へ入力され
ると、出力電流が出力される。
従来の半導体記憶装置の出力回路はｐｔ上のように構成
されていたので、出力端子ノードＨ状鯵からのＬレベル
データの出力時、および、出力端子ノードし状態からの
Ｈレベルデータの出力時、出力電流は第６図に示すよう
にかなり大きなノイズが発生するという問題点があった
。
されていたので、出力端子ノードＨ状鯵からのＬレベル
データの出力時、および、出力端子ノードし状態からの
Ｈレベルデータの出力時、出力電流は第６図に示すよう
にかなり大きなノイズが発生するという問題点があった
。
この発明は上記のような問題点を解消するためになされ
たもので、出力電流のノイズが低減できる半導体記憶装
置の出力回路を得ることを目的とする。
たもので、出力電流のノイズが低減できる半導体記憶装
置の出力回路を得ることを目的とする。
〔課題を解決するための手段］
この発明に係る半導体記憶装置は、多数の出力端子を有
する出力回路の出力端子をシ曹−トさせる線と、出力端
子と出力端子をシッートさせる線とを接続するトランジ
スタとを備えたものである。
する出力回路の出力端子をシ曹−トさせる線と、出力端
子と出力端子をシッートさせる線とを接続するトランジ
スタとを備えたものである。
この発明におけるトランジスタは、出力命令信号が出力
回路に入力されてから、出力電流が出力されるまでの間
、各出力端子ノードをシ１−トさせることにより、各出
力端子ノードが電源電位と接地電位の中間電位に近い状
態となり、その結果、出力電流に発生するノイズを低減
する。
回路に入力されてから、出力電流が出力されるまでの間
、各出力端子ノードをシ１−トさせることにより、各出
力端子ノードが電源電位と接地電位の中間電位に近い状
態となり、その結果、出力電流に発生するノイズを低減
する。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例である半導体記憶装置の出
力回路の回路図である。図中符号（１ａ）〜（ｌｄ）
、（２ａ）〜（２ｄ）および（３ａ）〜（３ｄ）は前記
従来のものと同一につきその説明は省略する。図におい
て、（４）は出力端子ノード（１ａ）〜（１ｄ）をシロ
ートさせる短絡線、（５ａ）〜（５ｄ）は出力端子ノー
ド（１ａ）〜（１ｄ）をシｗ−トさせる短絡線（４）と
出力端子ノード（１ａ）〜（１ｄ）をそれぞれ接続する
第３のＮチャネルＭＯＳ ）ランジスタ、（６）は第３
のＮチャネルＭＯＳトランジスタ（５ａ）、（５ｂ）、
（５ｃ）、（５ｄ）のゲートに接続され、各出力間をイ
コライズする信号を流す線である。
力回路の回路図である。図中符号（１ａ）〜（ｌｄ）
、（２ａ）〜（２ｄ）および（３ａ）〜（３ｄ）は前記
従来のものと同一につきその説明は省略する。図におい
て、（４）は出力端子ノード（１ａ）〜（１ｄ）をシロ
ートさせる短絡線、（５ａ）〜（５ｄ）は出力端子ノー
ド（１ａ）〜（１ｄ）をシｗ−トさせる短絡線（４）と
出力端子ノード（１ａ）〜（１ｄ）をそれぞれ接続する
第３のＮチャネルＭＯＳ ）ランジスタ、（６）は第３
のＮチャネルＭＯＳトランジスタ（５ａ）、（５ｂ）、
（５ｃ）、（５ｄ）のゲートに接続され、各出力間をイ
コライズする信号を流す線である。
次に、動作について第２図に示すタイミング波形図を用
いて説明する。出力回路に出力命令信号が外部から入力
されると、それに伴い出力電流が出力される。この出力
命令信号の入力から出力電流の出力までの時間、出力間
イコライズ信号Ｈを第３のＮチャネルＭｏＳトランジス
タ（５ａ）〜（５ｄ）のゲートに印加し、出力端子ノー
ド（１ａ）〜（１ｄ）と、出力端子／−ド（ｌａ）、（
ｌｂ）、（ｌｃ）、（ｌｄ）をシーートさせる短絡線（
４）とを導通させ、出力端子ノード（１ａ）〜（１ｄ）
をシ冒−トさせる。そうすると、出力端子ノード（１ａ
）〜（１ｄ）は、電源電位と接地電位の中間電位状態（
１２Ｌ下ハーフプリチヤージ状態という）に近い状態に
なる。例えば、出力端子ノード（ｌａ）、（ｌｃ）の出
力がし、出力端子ノード（ｌｂ）、（ｌｄ）の出力がＨ
であれば、完全なハーフプリチャージ状態となる。
いて説明する。出力回路に出力命令信号が外部から入力
されると、それに伴い出力電流が出力される。この出力
命令信号の入力から出力電流の出力までの時間、出力間
イコライズ信号Ｈを第３のＮチャネルＭｏＳトランジス
タ（５ａ）〜（５ｄ）のゲートに印加し、出力端子ノー
ド（１ａ）〜（１ｄ）と、出力端子／−ド（ｌａ）、（
ｌｂ）、（ｌｃ）、（ｌｄ）をシーートさせる短絡線（
４）とを導通させ、出力端子ノード（１ａ）〜（１ｄ）
をシ冒−トさせる。そうすると、出力端子ノード（１ａ
）〜（１ｄ）は、電源電位と接地電位の中間電位状態（
１２Ｌ下ハーフプリチヤージ状態という）に近い状態に
なる。例えば、出力端子ノード（ｌａ）、（ｌｃ）の出
力がし、出力端子ノード（ｌｂ）、（ｌｄ）の出力がＨ
であれば、完全なハーフプリチャージ状態となる。
出力間イコライズ信号がＨの間、第１のＮチャネルＭＯ
Ｓトランジスタ（２ａ）〜（？ｄ）およ−び第２のＮチ
ャネルＭＯＳトランジスタ（３ａ）〜（３ｄ）は、岸カ
トランジスタドライブ信号りですべてゲートを閉じた状
態とし、内部信号のシロートを防止する。
Ｓトランジスタ（２ａ）〜（？ｄ）およ−び第２のＮチ
ャネルＭＯＳトランジスタ（３ａ）〜（３ｄ）は、岸カ
トランジスタドライブ信号りですべてゲートを閉じた状
態とし、内部信号のシロートを防止する。
そして、出力間イコライズ信号が立ち下がった後。
出力トランジスタドライブ信号が立ち上がると同時に、
ハーフプリチャージに近い状態となった出力端子ノード
から出力電流が出力される。その結果第３図に示すよう
に従来に比してノイズか低減された出力電流が得られる
。
ハーフプリチャージに近い状態となった出力端子ノード
から出力電流が出力される。その結果第３図に示すよう
に従来に比してノイズか低減された出力電流が得られる
。
なお、この発明の他の実施例上して第３のＮチャネルＭ
ｏＳトランジスタ（５ａＪ、（，５ｂ）、、（５ｃ）、
（５ｄ）をＰチャネルＭｏＳトランジスタにした場合で
も良い。この場合、出力間イコライズ信号がＬレベ゛ル
の信号となる。
ｏＳトランジスタ（５ａＪ、（，５ｂ）、、（５ｃ）、
（５ｄ）をＰチャネルＭｏＳトランジスタにした場合で
も良い。この場合、出力間イコライズ信号がＬレベ゛ル
の信号となる。
なお、上記実施例では出力端子が４僅の場合について示
したが、６個でもまたその他多数の出力端子を有するも
のであっても同様の効果を奏する。
したが、６個でもまたその他多数の出力端子を有するも
のであっても同様の効果を奏する。
以上のようにこの発明によれば、出力命令信号が入力し
てから出力電流が出力されるまでの間、各出力端子ノー
ドをシ曹−トさせるようにしたので、出力端子ノードが
電源電位と接地電位との中間電位に近い状態から出力電
流が出力され、出力電流のノイズが低減され、その結果
、半導体記憶装置の信頼性が向上するなどの効果がある
。
てから出力電流が出力されるまでの間、各出力端子ノー
ドをシ曹−トさせるようにしたので、出力端子ノードが
電源電位と接地電位との中間電位に近い状態から出力電
流が出力され、出力電流のノイズが低減され、その結果
、半導体記憶装置の信頼性が向上するなどの効果がある
。
第１図はこの発明の一実施例である半導体装置装置の出
力回路の回路図、第２図は第１図のデータ出力時の各信
号のタイミング波形図・第３図は第１図の出力電流のノ
イズの状態を示す波形図、第４図は従来の半導体記憶装
置の出力回路の回路図、第５図は第４図データ出力時の
各信号のタイミング波形図、第６図は第４図の出力電流
のノイズの状態を示す波形図である。 図において、（１ａ）〜（１ｄ）は出力端子ノード、（
２ａ）〜（２ｄ） 、 （３ａ）〜（３ｄ） 、（５ａ
）〜（５ｄ）はＮチャネルＭＯＳトランジスタ、（４）
は出力端子ノードをシ曹−トさせる短絡線、（６）はＮ
チャネルＭＯＳトランジスタ（５ａ）〜（５ｄ）めゲー
トに電位を供給するための信号線を示す。 なお、図中、同一符号は同一、または相当部分を示す。
力回路の回路図、第２図は第１図のデータ出力時の各信
号のタイミング波形図・第３図は第１図の出力電流のノ
イズの状態を示す波形図、第４図は従来の半導体記憶装
置の出力回路の回路図、第５図は第４図データ出力時の
各信号のタイミング波形図、第６図は第４図の出力電流
のノイズの状態を示す波形図である。 図において、（１ａ）〜（１ｄ）は出力端子ノード、（
２ａ）〜（２ｄ） 、 （３ａ）〜（３ｄ） 、（５ａ
）〜（５ｄ）はＮチャネルＭＯＳトランジスタ、（４）
は出力端子ノードをシ曹−トさせる短絡線、（６）はＮ
チャネルＭＯＳトランジスタ（５ａ）〜（５ｄ）めゲー
トに電位を供給するための信号線を示す。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- 多数の出力端子を有する半導体記憶装置において、出
力端子をショートさせる線と、出力端子と出力端子をシ
ョートさせる線とを接続するトランジスタとを備えたこ
とを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2177013A JPH0467392A (ja) | 1990-07-02 | 1990-07-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2177013A JPH0467392A (ja) | 1990-07-02 | 1990-07-02 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0467392A true JPH0467392A (ja) | 1992-03-03 |
Family
ID=16023639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2177013A Pending JPH0467392A (ja) | 1990-07-02 | 1990-07-02 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0467392A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08287682A (ja) * | 1995-04-07 | 1996-11-01 | Nec Corp | 半導体記憶装置 |
| US5953262A (en) * | 1997-07-04 | 1999-09-14 | Ricoh Company, Ltd. | Output circuit of a semiconductor memory device for providing an intermediate potential to an output terminal |
| CN107162762A (zh) * | 2017-06-18 | 2017-09-15 | 何丽凌 | 一种构树有机生物肥料 |
-
1990
- 1990-07-02 JP JP2177013A patent/JPH0467392A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08287682A (ja) * | 1995-04-07 | 1996-11-01 | Nec Corp | 半導体記憶装置 |
| US5953262A (en) * | 1997-07-04 | 1999-09-14 | Ricoh Company, Ltd. | Output circuit of a semiconductor memory device for providing an intermediate potential to an output terminal |
| CN107162762A (zh) * | 2017-06-18 | 2017-09-15 | 何丽凌 | 一种构树有机生物肥料 |
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