JPH0464097B2 - - Google Patents
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- JPH0464097B2 JPH0464097B2 JP60009441A JP944185A JPH0464097B2 JP H0464097 B2 JPH0464097 B2 JP H0464097B2 JP 60009441 A JP60009441 A JP 60009441A JP 944185 A JP944185 A JP 944185A JP H0464097 B2 JPH0464097 B2 JP H0464097B2
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はマイクロプロセツサを応用した電子機
器に好適なデバツグ装置に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a debugging device suitable for electronic equipment to which a microprocessor is applied.
（従来の技術）
一般に、マイクロプロセツサを応用した製品の
設計及び開発時のデバツグにはエミユレーシヨン
機能を有するデバツグ装置が使用される。これら
のデバツグ装置は、通常デバツグ対象システムの
代替メモリとなるエミユレーシヨンメモリが内蔵
されており、特に製品開発段階に於いてデバツク
対象システム（以下ターゲツト・システムとい
う）のメモリが使用できない様な場合、デバツグ
装置のエミユレーシヨンメモリが代替に使用され
る。このエミユレーシヨンメモリには、通常高速
のメモリが使用されているが、高価であり又実装
スペースの問題もあるため、あまり多く実装され
ていない。又、厳密な意味ではエミユレーシヨン
メモリとは言えないが、DRAM等を使用して低
速ではあるが安価なメモリを大容量実装したもの
もあるが、この場合ターゲツト・システムのハー
ドウエア構成によつては使用できない場合も生ず
る。(Prior Art) Generally, a debugging device having an emulation function is used for debugging during the design and development of products using microprocessors. These debugging devices usually have a built-in emulation memory that serves as a substitute memory for the system to be debugged, especially when the memory of the system to be debugged (hereinafter referred to as the target system) cannot be used during the product development stage. In this case, the emulation memory of the debugging device is used instead. A high-speed memory is usually used as this emulation memory, but it is expensive and has problems with mounting space, so it is not often implemented. Also, although it cannot be called emulation memory in the strict sense, there are some low-speed but inexpensive memories that use DRAM, etc. to implement large-capacity memory, but in this case, depending on the hardware configuration of the target system. In some cases, it may become unusable.
（従来例）
第３図は従来のデバツグ装置のブロツク図であ
る。図に於いて、１はエミユレーシヨン用マイク
ロプロセツサ、２はデバツグ装置上に実装された
エミユレーシヨン・メモリブロツク、３はAND
ゲート、４はターゲツト・システム、５はターゲ
ツト・システム４から送られてくるアクテイブ
「ハイ」のREADY（レデイ）信号、６はエミユレ
ーシヨン・メモリブロツク２から送られてくるア
クテイブ「ハイ」のREADY信号、７はANDゲ
ート３の出力信号である。(Conventional Example) FIG. 3 is a block diagram of a conventional debugging device. In the figure, 1 is the emulation microprocessor, 2 is the emulation memory block mounted on the debugging device, and 3 is the AND
4 is the target system; 5 is an active "high" READY signal sent from the target system 4; 6 is an active "high" READY signal sent from the emulation memory block 2; 7 is the output signal of AND gate 3.
エミユレーシヨン機能を有するデバツグ装置
は、ターゲツト・システム４に実装されるマイク
ロプロセツサと同等の機能を有しており、通常デ
バツグ装置上には、ターゲツト・システム４に実
装されたマイクロプロセツサと同じマイクロプロ
セツサが実装されエミユレーシヨンを行なつてい
る。このデバツグ装置上のエミユレーシヨン・メ
モリ２を使用してターゲツト・システム４のエミ
ユレーシヨンを行う場合も、デバツグ装置からは
アドレス、制御信号等がターゲツト・システム４
に送出され、このターゲツト・システム４からは
READY信号５が戻されてくる。デバツグ装置上
では、エミユレーシヨン・メモリブロツク２から
送られて来たREADY信号６とターゲツト・シス
テム４から送られて来たREADY信号５とを
ANDゲート３によりANDを取り、その出力７を
エミユレーシヨン用マイクロプロセツサ１の
READY端子に入力している。 A debugging device with an emulation function has the same functionality as the microprocessor installed in the target system 4, and usually the debugging device has the same microprocessor as the microprocessor installed in the target system 4. A processor has been implemented and is performing emulation. Even when emulating the target system 4 using the emulation memory 2 on the debug device, addresses, control signals, etc. are transferred from the debug device to the target system 4.
from this target system 4.
READY signal 5 is returned. On the debugging device, the READY signal 6 sent from the emulation memory block 2 and the READY signal 5 sent from the target system 4 are processed.
AND gate 3 performs AND, and the output 7 is sent to emulation microprocessor 1.
Input to READY terminal.
このエミユレーシヨン・メモリ２には、通常高
速メモリが使用されており、第４図のタイミング
チヤートに示す様に、エミユレーシヨン・メモリ
ブロツク２から送られて来るREADY信号６が、
ターゲツト・システム４から送られて来る
READY信号５より速い場合には、デバツグ装置
の動作はまつたく問題なく行われる。 This emulation memory 2 usually uses a high-speed memory, and as shown in the timing chart of FIG. 4, the READY signal 6 sent from the emulation memory block 2 is
Sent from target system 4
If the READY signal is faster than 5, the debugging device will operate without any problem.
しかし、エミユレーシヨン・メモリに低速のメ
モリが使用された場合、第５図のタイミングチヤ
ートに示す様に、ターゲツト・システム４から送
られて来るREADY信号５よりエミユレーシヨ
ン・メモリブロツク２から送られて来るREADY
信号６が遅く、かつターゲツト・システム４の
READY信号が一旦アクテイブになり、マイクロ
プロセツサ１がREADY信号を受信した事を確認
する前にREADY信号をインアクテイブ「ロウ」
とする様なハードウエア構成となつていた場合、
ANDゲート３の出力７はインアクテイブの状態
のままであり、その出力が加えられているエミユ
レーシヨン用マイクロプロセツサ１の待期状態を
抜け出す事ができず、システムがデツドロツク状
態となつてしまう問題があつた。 However, if a low-speed memory is used as the emulation memory, as shown in the timing chart of FIG.
Signal 6 is slow and target system 4
Once the READY signal becomes active, the READY signal is made inactive "low" before confirming that the microprocessor 1 has received the READY signal.
If the hardware configuration is such that
The output 7 of the AND gate 3 remains inactive, and the emulation microprocessor 1 to which it is applied cannot escape from the standby state, causing the system to become deadlocked. It was hot.
（発明の目的）
本発明の目的は、このような問題を解決し、タ
ーゲツトシステムのハードウエア構成に影響され
ずに確実にエミユレーシヨンのできるデバツグ装
置を提供することにある。(Object of the Invention) An object of the present invention is to provide a debugging device that solves the above-mentioned problems and can perform emulation reliably without being affected by the hardware configuration of the target system.
（発明の構成）
本発明の構成は、マイクロプロセツサを対象と
したエミユレーシヨン機能およびデバツグ対象シ
ステムの代替メモリとなるエミユレーシヨン・メ
モリを有するデバツグ装置に於いて、前記デバツ
グ対象システムから送られて来たレデイ信号を記
憶する記憶手段と、この記憶手段に記憶したレデ
イ信号と前記デバツグ対象システムからのレデイ
信号とを前記エミユレーシヨン・メモリの低速、
高速に対応して選択する選択手段と、前記エミユ
レーシヨン・メモリからのレデイ信号と前記選択
手段からの出力信号との論理積を出力する論理手
段とを有する事を特徴とする。(Configuration of the Invention) The configuration of the present invention provides a debugging device having an emulation function for a microprocessor and an emulation memory serving as an alternative memory for the system to be debugged. a storage means for storing a ready signal; and a storage means for storing the ready signal stored in the storage means and the ready signal from the system to be debugged at a low speed in the emulation memory.
The present invention is characterized by comprising a selection means for selecting in response to high speed, and a logic means for outputting an AND of a ready signal from the emulation memory and an output signal from the selection means.
（実施例） 次に本発明を図面により詳細に説明する。(Example) Next, the present invention will be explained in detail with reference to the drawings.
第１図は本発明の一実施例のブロツク図であ
る。図中、８はターゲツト・システム４から送ら
れて来るREADY信号５の記憶回路、９はORゲ
ート、１０はＤ−FF（Ｄ型フリツプフロツプ）、
１１は記憶回路８（Ｄ−FF１０）の出力信号、
１２は記憶回路８の出力信号とターゲツト・シス
テム４から送られて来るREADY信号５とを選択
する回路、１３は選択回路の出力信号である。 FIG. 1 is a block diagram of one embodiment of the present invention. In the figure, 8 is a storage circuit for the READY signal 5 sent from the target system 4, 9 is an OR gate, 10 is a D-FF (D flip-flop),
11 is the output signal of the memory circuit 8 (D-FF10);
12 is a circuit for selecting the output signal of the storage circuit 8 and the READY signal 5 sent from the target system 4; 13 is an output signal of the selection circuit.
ターゲツト・システム４から送られて来た
READY信号５はORゲート９を通しＤ−FF１０
に入力される。このＤ−FF１０はクロツクの立
上りエツジでORゲート９の出力をサンプリング
している。このORゲート９の出力が「ハイ」と
なると、Ｄ−FF１０の出力１１も「ハイ」とな
り、ORゲート９の片側の入力にフイードバツク
が掛かり、Ｄ−FF１０のクリア信号がアク
テイブとなるまでＤ−FF１０の出力１１は「ハ
イ」が保持され、選択回路１２、ANDゲート３
を通し、エミユレーシヨン用マイクロプロセツサ
１のREADY端子に入力される。 Sent from target system 4
READY signal 5 passes through OR gate 9 to D-FF10
is input. This D-FF 10 samples the output of the OR gate 9 at the rising edge of the clock. When the output of this OR gate 9 becomes "high", the output 11 of D-FF10 also becomes "high", feedback is applied to one input of OR gate 9, and D-FF10 becomes active until the clear signal of D-FF10 becomes active. The output 11 of the FF10 is held "high", and the selection circuit 12 and the AND gate 3
The signal is input to the READY terminal of the emulation microprocessor 1 through the .
第２図は第１図の動作を示すタイミングチヤー
トである。この図の様に、ターゲツト・システム
４より送られてくるREADY信号５よりエミユレ
ーシヨン・メモリブロツク２から送られてくる
READY信号６が遅く、かつターゲツト・システ
ム４のREADY信号がインアクテイブとなつて
も、Ｄ−FF１０によりREADY信号のアクテイ
ブ「Ｈ」状態が記憶されているため、エミユレー
シヨン用マイクロプロセツサ１は待期状態から抜
け出す事ができデツドロツクに陥いる事はない。 FIG. 2 is a timing chart showing the operation of FIG. 1. As shown in this figure, the READY signal 5 sent from the target system 4 is sent from the emulation memory block 2.
Even if the READY signal 6 is slow and the READY signal of the target system 4 is inactive, the D-FF 10 stores the active "H" state of the READY signal, so the emulation microprocessor 1 is in the standby state. You can get out of the situation and never fall into a deadlock.
また、選択回路１２には、記憶回路８の出力信
号１１とターゲツト・システム４から送られて来
るREADY信号５が入力され選択信号SELの状態
により、これらどちらかの信号が選択される。こ
れは、デバツグ装置は高速なエミユレーシヨン・
メモリと低速なエミユレーシヨン・メモリとの２
種類のメモリを持つ事が多く、高速なエミユレー
シヨン・メモリを使用し、第４図のタイミングチ
ヤートの様にエミユレーシヨン・メモリブロツク
２から送られて来るREADY信号６がターゲツ
ト・システム４から送られて来るREADY信号５
より速い場合はREADY信号の記憶回路８を通す
必要がなく、又記憶回路８を通すとリアルタイム
性が損われるため選択回路１２によりターゲツ
ト・システムからのREADY信号５を選択してい
る。又、低速なエミユレーシヨン・メモリを使用
し、第５図のタイミングチヤートの様にターゲツ
ト・システム４から送られて来るREADY信号５
よりエミユレーシヨン・メモリブロツク２より送
られて来るREADY信号６が遅い場合は記憶回路
８の出力１１を選択する事により、ターゲツト・
システム４のハード構成に影響を受けずに確実な
エミユレーシヨンを行う事ができる。 Further, the output signal 11 of the storage circuit 8 and the READY signal 5 sent from the target system 4 are input to the selection circuit 12, and one of these signals is selected depending on the state of the selection signal SEL. This means that the debugging equipment is a fast emulation
Memory and slow emulation memory
As shown in the timing chart in Figure 4, the READY signal 6 sent from the emulation memory block 2 is sent from the target system 4. READY signal 5
If the signal is faster, it is not necessary to pass the READY signal through the storage circuit 8, and since passing it through the storage circuit 8 would impair real-time performance, the selection circuit 12 selects the READY signal 5 from the target system. Also, by using a low-speed emulation memory, the READY signal 5 sent from the target system 4 as shown in the timing chart of FIG.
If the READY signal 6 sent from the emulation memory block 2 is slow, select the output 11 of the memory circuit 8 to
Reliable emulation can be performed without being affected by the hardware configuration of System 4.
（発明の効果）
以上の説明したように、本発明によれば、ター
ゲツト・システムのハードウエア構成の影響を受
ける事なく、確実で信頼性の高いデバツグ装置を
提供する事ができる。(Effects of the Invention) As described above, according to the present invention, a reliable and highly reliable debugging device can be provided without being affected by the hardware configuration of the target system.
第１図は本発明の一実施例のブロツク図、第２
図は第１図のタイミングチヤート、第３図は従来
のデバツグ装置のブロツク図、第４図及び第５図
は第３図のデバツグ装置のタイミングチヤートで
ある。図において
１……エミユレーシヨン用マイクロプロセツ
サ、２……エミユレーシヨン・メモリブロツク、
３……ANDゲート、４……ターゲツト・システ
ム、５……ターゲツト・システムからのREADY
信号、６……エミユレーシヨン・メモリブロツク
からのREADY信号、７……ANDゲート３の出
力信号、８……READY信号５の記憶回路、９…
…ORゲート、１０……Ｄ−FF、１１……記憶回
路８の出力信号、１２……選択回路、１３……選
択回路の出力信号、CLK……クロツク信号、
SEL……選択入力信号、……Ｄ−FF１０の
クリア入力信号である。
FIG. 1 is a block diagram of one embodiment of the present invention, and FIG.
The figures are a timing chart of FIG. 1, FIG. 3 is a block diagram of a conventional debugging device, and FIGS. 4 and 5 are timing charts of the debugging device of FIG. 3. In the figure: 1... Emulation microprocessor, 2... Emulation memory block,
3...AND gate, 4...Target system, 5...READY from target system
Signal, 6... READY signal from emulation memory block, 7... Output signal of AND gate 3, 8... Storage circuit for READY signal 5, 9...
...OR gate, 10...D-FF, 11...output signal of memory circuit 8, 12...selection circuit, 13...output signal of selection circuit, CLK...clock signal,
SEL...Select input signal...D-FF10 clear input signal.
Claims (1)
シヨン機能およびデバツグ対象システムの代替メ
モリとなるエミユレーシヨン・メモリを有するデ
バツグ装置において、前記デバツグ対象システム
から送られて来たレデイ信号を記憶する記憶手段
と、この記憶手段に記憶したレデイ信号と前記デ
バツグ対象システムからのレデイ信号とを前記エ
ミユレーシヨン・メモリの低速、高速に対応して
選択する選択手段と、前記エミユレーシヨン・メ
モリからのレデイ信号と前記選択手段からの出力
信号との論理積を出力する論理手段とを有するこ
とを特徴とするデバツグ装置。1. In a debugging device having an emulation function for a microprocessor and an emulation memory serving as a substitute memory for the system to be debugged, a storage means for storing a ready signal sent from the system to be debugged, and this storage means selection means for selecting the ready signal stored in the emulation memory and the ready signal from the system to be debugged corresponding to the low speed or high speed of the emulation memory; the ready signal from the emulation memory and the output signal from the selection means; 1. A debugging device comprising: logical means for outputting a logical product of the logical product and the logical product.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60009441A JPS61168052A (en) | 1985-01-22 | 1985-01-22 | Debugging device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60009441A JPS61168052A (en) | 1985-01-22 | 1985-01-22 | Debugging device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61168052A JPS61168052A (en) | 1986-07-29 |
| JPH0464097B2 true JPH0464097B2 (en) | 1992-10-13 |
Family
ID=11720389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60009441A Granted JPS61168052A (en) | 1985-01-22 | 1985-01-22 | Debugging device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61168052A (en) |
-
1985
- 1985-01-22 JP JP60009441A patent/JPS61168052A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61168052A (en) | 1986-07-29 |
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