JPH046109B2 - - Google Patents
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Links
- 238000005530 etching Methods 0.000 claims description 14
- 238000000059 patterning Methods 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 5
- 230000005669 field effect Effects 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 29
- 229920005591 polysilicon Polymers 0.000 description 29
- 230000015654 memory Effects 0.000 description 7
- 238000001020 plasma etching Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/772—Field effect transistors
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Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、半導体装置の製造方法に係り特に段
差を有する表面での配線又は、MOS電界効果形
トランジスタのゲート電極パターンの形成に係
り、ゲート・フリンジ長の改良に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical field to which the invention pertains] The present invention relates to a method for manufacturing a semiconductor device, and particularly to the formation of wiring on a surface having a step or a gate electrode pattern of a MOS field effect transistor. - Concerning improvement of fringe length.
従来LSIの高集積化、デバイスの微細化にとも
ない配線や電極の形成には、リアクテイブ・イオ
ンエツチング（RIE）や、スパツタリングエツチ
ングなどの方向性エツチングが広く用いられる様
になつた。この方向性エツチングの特徴は、サイ
ドエツチがほとんど無い為、マスクパターン通り
の正確なパタニングが出来ることであるが段差を
有する表面では、段差部側壁に、被エツチング材
が残るという問題があつた。
Conventionally, with the increasing integration of LSIs and the miniaturization of devices, directional etching methods such as reactive ion etching (RIE) and sputtering etching have become widely used to form wiring and electrodes. A feature of this directional etching is that there is almost no side etching, so it is possible to pattern accurately according to the mask pattern, but when the surface has a step, there is a problem that the material to be etched remains on the side wall of the step.
これは、例えば、MOS型ダイナミツク・メモ
リの様に、２層あるいは、それ以上のポリシリコ
ンを重ねて、電極として用いる様な構造をもつた
半導体装置では、特に重大な問題となつた。 This has become a particularly serious problem in semiconductor devices, such as MOS type dynamic memories, which have a structure in which two or more layers of polysilicon are stacked and used as electrodes.
また、MOS電界効果形トランジスタ（以下
MOSFETと省略する）において、従来ゲート・
フリンジを設ける必要があつた。 In addition, MOS field effect transistors (hereinafter referred to as
(abbreviated as MOSFET), conventional gate
It was necessary to add a fringe.
これは、一つに、ゲート電極をパターニングす
る際に、レジストが直線的に切れずに、光の波長
分だけばらついて切れ、特に、ゲート幅方向のゲ
ート電極端は、第１図に示すようにまるくなるた
め、ゲート長がゲート幅方向の両端で短かくなつ
てしまうからである。 One of the reasons for this is that when patterning the gate electrode, the resist is not cut linearly, but rather varies by the wavelength of the light. In particular, the edge of the gate electrode in the gate width direction is cut as shown in Figure 1. This is because the gate length becomes shorter at both ends in the gate width direction.
また、一つに、ゲート電極をパターニングした
後に、そのゲート電極をマスクとして、拡散およ
び、イオン注入などによつて、MOSFETのソー
ス・ドレイン領域を形成しているために、もし、
マスクの合せずれがあると、第２図示すように、
ソース領域とドレイン領域とが短絡してしまうか
らである。 Another problem is that after patterning the gate electrode, the source/drain regions of the MOSFET are formed by diffusion, ion implantation, etc. using the gate electrode as a mask.
If there is misalignment of the mask, as shown in Figure 2,
This is because the source region and drain region will be short-circuited.
上記の理由から、従来、MOSFETのゲート長
が1.5μmの場合、このゲート・フリンジを少なく
とも1.5μmにする必要があり、さらにゲート・フ
リンジ同志、あるいは、ゲート・フリンジとそれ
と同じ層の配線用電極との間隔をとらなくてはな
らない。 For the above reasons, conventionally, if the gate length of a MOSFET is 1.5 μm, the gate fringe must be at least 1.5 μm, and the gate fringe must be placed between the gate fringe or the wiring electrode on the same layer as the gate fringe. You must maintain some distance between you and
また、ゲート長を1.5μmよりも、短くしていく
場合、ゲート・フリンジはゲート長よりも長くと
る必要がある。 Furthermore, when the gate length is made shorter than 1.5 μm, the gate fringe needs to be longer than the gate length.
さらに、高集積化が進むに従い、特に、メモリ
セルを形成するMOSFETのゲート・フリンジが
MOSFETの位置、さらには、セルサイズを律則
してしまう問題がある。 Furthermore, as the level of integration increases, the gate fringes of MOSFETs that form memory cells are becoming more and more
There is a problem that limits the MOSFET position and, furthermore, the cell size.
以上の問題をよく知られたダイナミツク−
RAMセルの製造方法を例にとつて説明する。 A well-known dynamic
A method for manufacturing a RAM cell will be explained as an example.
第３図ａは、３層ポリシリコンを用いたダイナ
ミツクメモリセル部の一例を示す平面図で第３図
ｂは、そのＡ−A′に於ける断面を示す。１０１
はフイールド酸化膜１０２と素子領域の境界であ
り直線１０１で囲まれた部分が素子領域である。
１００はSi基板である。 FIG. 3a is a plan view showing an example of a dynamic memory cell section using three-layer polysilicon, and FIG. 3b is a cross-sectional view taken along line A-A'. 101
is the boundary between the field oxide film 102 and the element region, and the portion surrounded by the straight line 101 is the element region.
100 is a Si substrate.
１０３は第一層目のポリシリコンでありゲート
酸化膜１０４を介して、シリコン基板１００との
間にメモリキヤパシタを形成するための電極であ
る。 Reference numeral 103 is a first layer of polysilicon, which is an electrode for forming a memory capacitor between it and the silicon substrate 100 via a gate oxide film 104.
１０５は第２層目のポリシリコンで形成された
各メモリセルのスイツチング用のゲート電極配線
であり、部分的に１層目のポリシリコン１０３上
に重る如く形成されている。１０６はコンタクト
ホールであり、メモリセル内の情報が第３層目の
ポリシリコンのビツト線１０７によつてセンスア
ンプに伝えられる（第３図ａには第３層目のポリ
シリコンのビツト線は描かれていない）。１０８
は、コンタクトホールであり、Alのワード線１
０９は、第２層目のポリシリコン１０５と１０８
で接続されている。 Reference numeral 105 denotes a gate electrode wiring for switching of each memory cell formed of the second layer of polysilicon, and is formed so as to partially overlap the first layer of polysilicon 103. 106 is a contact hole, and information in the memory cell is transmitted to the sense amplifier via a bit line 107 of the third layer of polysilicon (in Fig. 3a, the bit line of the third layer of polysilicon is (not pictured). 108
is a contact hole, and word line 1 of Al
09 is the second layer of polysilicon 105 and 108
connected with.
さて、第３図ａ中に丸印１１０，１１１で示し
た部分の断面形状を第３図ｃ，ｄ，ｅ，ｆにそれ
ぞれ示し、第２ポリシリコン層の加工に付ずいす
る問題について説明する。 Now, the cross-sectional shapes of the portions indicated by circles 110 and 111 in FIG. 3a are shown in FIGS. 3c, d, e, and f, respectively, and problems associated with processing the second polysilicon layer will be explained. .
ｃ，ｅは第３図ａ１１０に於ける断面、ｄ，ｆ
は１１１に於ける断面である。 c, e are cross sections at a110 in Figure 3, d, f
is a cross section at 111.
第３図ｃ，ｄは、第１ポリシリコン１０４上を
覆うSiO2膜１１２上に第２ポリシリコン１０５
が例えば3000Å形成された状態を示す。部分１１
０はフオトレジストで覆われているが、部分１１
１では覆われていない。この状態でウエハーを例
えばCl2ガスなどを用いたリアクテイブイオンエ
ツチングによつてポリシリコンをエツチングし、
約3000〜3500Åエツチング除去するのに十分な時
間エツチング雰囲気にさらす。この結果得られた
構造を第３図ｅ，ｆに示す。 3c and d show that a second polysilicon layer 105 is formed on the SiO 2 film 112 covering the first polysilicon layer 104.
This shows a state in which, for example, 3000 Å is formed. Part 11
0 is covered with photoresist, but part 11
1 is not covered. In this state, the polysilicon of the wafer is etched by reactive ion etching using, for example, Cl 2 gas.
Expose to the etching atmosphere for a sufficient time to remove approximately 3000-3500 Å. The resulting structure is shown in FIGS. 3e and 3f.
レジストで覆われていない部分では平坦部１１
４のポリシリコンを完全にとり除かれるが、段差
部側壁部１１５ではポリシリコンのとり残し１１
６が生じる。 The flat portion 11 is not covered with resist.
4 is completely removed, but some polysilicon remains on the step side wall 115.
6 occurs.
残つたポリシリコン１１６は第３図ａの平面図
で示した如く、隣接する配線１０５，１０５′を
シヨートしてしまう。これは段差部での実質的な
膜厚が厚くなる為であり、この残つたポリシリコ
ンを完全に除去する為には100％以上のオーバー
エツチングを施す必要があり、この様にオーバー
エツチングすると、酸化膜がやられ拡散層となる
べきシリコン基板表面１１７が不均一にエツチン
グされて、接合のリークを増加させるなどの問題
や、配線上のレジスト１１３自身がやられて配線
が細くなるなどの重大な問題があつた。 The remaining polysilicon 116 shoots out adjacent wirings 105 and 105', as shown in the plan view of FIG. 3a. This is because the actual film thickness becomes thicker at the step part, and in order to completely remove this remaining polysilicon, it is necessary to perform over-etching of 100% or more. There are problems such as the oxide film being destroyed and the silicon substrate surface 117, which should become a diffusion layer, being etched non-uniformly, increasing junction leakage, and serious problems such as the resist 113 on the wiring itself being destroyed and the wiring becoming thinner. It was hot.
又特に第３図ｇに示した如く、オーバーハング
の存在する場合は、オーバーエツチングをいくら
追加しても必ず取り残し１１６が生じる等の困難
な問題があつた。 Further, especially when there is an overhang as shown in FIG. 3g, there is a difficult problem in that no matter how much overetching is added, there will always be a portion 116 left behind.
また、第３図ａに点線で囲んだメモリセルのス
イツチングトランジスタ部分１１８に注目する
と、ゲート電極である第２ポリシリコン１０５の
形状は、パターニングする際にエツチングによつ
て、実際には、第３図ｈに太線で示したように、
ゲート・フリンジがまるくなる。このとき、マス
ク合わせのずれなどを考慮すると、トランジスタ
幅Ｗとほぼ等しいか又はそれ以上に長いゲートフ
リンジがフリンジ長でｆだけ必要であつた。（ｄ
はゲート電極同志の最小寸法）
〔発明の目的〕
本発明は上記の事柄に鑑みて、なされたもの
で、高精度のパタニング方法及び、高集積化に対
して、有効なMOSFETを提供することである。 Furthermore, if we pay attention to the switching transistor portion 118 of the memory cell surrounded by the dotted line in FIG. As shown by the thick line in Figure 3h,
The gate fringe becomes round. At this time, taking into account misalignment of masks, etc., a gate fringe with a fringe length f that is approximately equal to or longer than the transistor width W is required. (d
is the minimum dimension of gate electrodes) [Object of the Invention] The present invention has been made in view of the above-mentioned matters, and has the object of providing a highly accurate patterning method and a MOSFET that is effective for high integration. be.
本発明は導電性膜を所定の形状のマスクを用い
て、MOSトランジスタに関してはゲート長方向
のみをパターニングした後、MOSトランジスタ
のソース・ドレイン領域を拡散及びイオン注入等
により形成し、その後MOSトランジスタのゲー
ト幅方向のゲート・フリンジをパターニングする
工程とからなる。
In the present invention, a conductive film is patterned only in the gate length direction for a MOS transistor using a mask with a predetermined shape, and then the source and drain regions of the MOS transistor are formed by diffusion and ion implantation. It consists of a step of patterning the gate fringe in the gate width direction.
また、他の発明は、隣接配線をシヨートしてい
る段差部での導電性膜の取りのこしと、前記ゲー
ト・フリンジを１回のマスク合せ工程を用いて、
同時にエツチングする工程を有する。 In addition, another invention is to remove the conductive film at the stepped portion where the adjacent wiring is shot, and to form the gate fringe using a single mask alignment process.
It has a simultaneous etching step.
［発明の効果］
本発明により、パタン精度を維持しつつ、又素
子特性の劣化を生じることなくゲート・フリンジ
を大幅に短縮したMOSFETを形成することが可
能となつた。[Effects of the Invention] According to the present invention, it has become possible to form a MOSFET with a significantly shortened gate fringe while maintaining pattern accuracy and without causing deterioration of device characteristics.
これにより、ゲート・フリンジ同志、あるいは
ゲートフリンジとそれと同層の配線用電極との間
隔に余裕がとれ、ゲート・フリンジによるパター
ン設計の律則がなくなる。したがつて、現在のよ
うなゲート・フリンジの長いトランジスタより
も、ゲート・フリンジの短いトランジスタの方が
高集積化が期待できる。 As a result, there is a margin in the distance between the gate fringe or between the gate fringe and the wiring electrode in the same layer, and the rule of pattern design due to the gate fringe is eliminated. Therefore, a transistor with a short gate fringe can be expected to achieve higher integration than the current transistor with a long gate fringe.
また、フイールド領域上のゲート・フリンジの
面積が減少することにより、ゲート電極の浮遊容
量が減少し、ゲート電圧のスイツチングに要する
時間が短くて済み、よりMOSFETの高速動作が
可能となる。 Furthermore, by reducing the area of the gate fringe on the field region, the stray capacitance of the gate electrode is reduced, the time required for switching the gate voltage is shortened, and the MOSFET can operate at higher speeds.
さらに、フイールド領域上の弱反転領域が減少
し、弱反転によるリーク電流が減少少する。 Furthermore, the weak inversion region on the field region is reduced, and leakage current due to weak inversion is reduced.
本発明により、ゲート電極をゲート長方向、ゲ
ート幅方向の２回パターニングすることにより、
ゲート幅方向のゲート電極はまるみを帯びず、ゲ
ーート長一定のMOSFETが得られ、ばらつきの
少ないトランジスタ特性が期待できる。 According to the present invention, by patterning the gate electrode twice in the gate length direction and gate width direction,
The gate electrode in the gate width direction is not rounded, and a MOSFET with a constant gate length can be obtained, and transistor characteristics with less variation can be expected.
また、段差上に残置せられたポリシリコンと、
MOSトランジスタのゲート・フリンジを同時に
エツチングして、段差上でのポリシリコン配線の
シヨートを信頼性良く防止することができる。 In addition, the polysilicon left on the step,
By etching the gate fringe of a MOS transistor at the same time, it is possible to reliably prevent polysilicon wiring from being shorted on a step.
本発明の一実施例を図４を用いて説明する。 An embodiment of the present invention will be described using FIG. 4.
第４図ａは、スイツチング用トランジスタを形
成する第２層目のポリシリコン２０５のゲート長
方向のみが、パターニングされた状態であり、各
トランジスタのゲート・フリンジは、隣りのトラ
ンジスタのゲート・フリンジと接続されていて、
その他は、第３図ａと同じ状態を示しており、２
１０，２１１に於ける断面図を第４図ｂ，ｃに示
す。 In FIG. 4a, only the gate length direction of the second layer polysilicon 205 forming the switching transistor is patterned, and the gate fringe of each transistor is the same as the gate fringe of the adjacent transistor. connected and
The rest shows the same condition as Fig. 3a, and 2
Cross-sectional views at points 10 and 211 are shown in FIGS. 4b and 4c.
即ち、第１ポリシリコン２０３周辺の段差部に
は、第２層目のポリシリコンの取り残しが生じ隣
接配線２０５と２０５′をシヨートしている。 That is, in the stepped portion around the first polysilicon 203, the second layer of polysilicon is left behind, and the adjacent wirings 205 and 205' are shot.
この状態で、第２ポリシリコン２０５上のフオ
トレジスト２１３を取り除いた後、第２ポリシリ
コンをマスクとして、イオン注入又は拡散によ
り、ソース・ドレイン領域を形成する。その後、
再び全面にフオトレジスト２３０をコートし、例
えば、点線で示した開口部２３１を設ける。次
に、RIEにより、トランジスタのゲート・フリン
ジ部のポリシリコンと、段差部に残置せられたポ
リシリコンのとり残し２１６を除去する。段差部
に残置せられたポリシリコンは２回のRIEによつ
て、ほとんど除去されているが、段差部にオーバ
ーハングが存在する場合には、トランジスタ部、
配線部に影響を与えないように、等方性エツチン
グを行ない、段差部のポリシリコン２１６を完全
に取り除く。 In this state, after removing the photoresist 213 on the second polysilicon 205, source/drain regions are formed by ion implantation or diffusion using the second polysilicon as a mask. after that,
The entire surface is again coated with photoresist 230, and, for example, openings 231 shown by dotted lines are provided. Next, by RIE, the polysilicon in the gate fringe portion of the transistor and the remaining polysilicon 216 left in the step portion are removed. Most of the polysilicon left in the step part has been removed by RIE twice, but if there is an overhang in the step part, the transistor part,
Isotropic etching is performed to completely remove the polysilicon 216 in the step portion so as not to affect the wiring portion.
また、第４図ｆに平面図で示した様に、２つの
配線２０５，２０５′は互に電気的に絶縁され、
トランジスタのゲート・フリンジも短くなる。 Further, as shown in the plan view in FIG. 4f, the two wirings 205 and 205' are electrically insulated from each other,
The gate fringe of the transistor is also shortened.
以上の様に、本発明によればゲート長方向をパ
ターニングした後、ゲート幅方向をパターニング
するようにしているので従来の様なゲート・フリ
ンジのまるみ部がなくなり、これを考慮してゲー
ト・フリンジを長く取る必要がなくなる。 As described above, according to the present invention, after patterning in the gate length direction, patterning is performed in the gate width direction, so there is no rounded part of the gate fringe as in the conventional method. There is no need to take it for a long time.
また、段差側壁部に残置されていた導電性膜は
２回のエツチング工程を受けるためその除去に好
適である。 Further, since the conductive film left on the step sidewall is subjected to two etching steps, it is suitable for its removal.
以上の実施例は、ダイナミツクRAMを例にと
つて説明したが、２層以上のポリシリコンを有す
るデバイス例えばEPROM，E2PROM他いかな
るデバイスにも適用できる。又、１層のポリシリ
コンしか用いないデバイスであつても、表面に段
差が存在し、段差部でのとり残しが問題となるデ
バイスでは、いかなるものに用いてもよい。又、
ゲートフリンジ同志が近接している場合や、ゲー
ト・フリンジとその同層の電極配線が近接してい
る場合には、いかなるものに用いてもよい。 Although the above embodiment has been explained by taking a dynamic RAM as an example, it can be applied to any device including a device having two or more layers of polysilicon, such as an EPROM, an E 2 PROM, or the like. Furthermore, even if the device uses only one layer of polysilicon, it may be used in any device that has a step on its surface and where there is a problem with the leftover portion at the step. or,
Any structure may be used as long as the gate fringe is close to each other or the gate fringe and the electrode wiring in the same layer are close to each other.
又、ポリシリコンに限らずシリサイドあるいは
他のAlやW.Moなどの金属の配線あるいは電極で
あつても全く同様に適用することができる。 In addition, the present invention is not limited to polysilicon, and can be applied to wiring or electrodes made of silicide or other metals such as Al or W.Mo.
第１図は従来のMOSFETのゲート・フリンジ
を示した平面図、第２図はゲート・フリンジを設
けない場合にマスクの合せずれによつて生じたソ
ース領域とドレイン領域との短絡を示した平面
図、第３図のａは従来例を説明する平面図、ｂは
第３図ａのＡ−A′に於ける断面図、ｃ〜ｆは断
面図、ｇは断面図、ｈは平面図、第４図ａ〜ｆは
本発明の一実施例を示す図である。
図において、１……コンタクト、２……素子領
域、３……ソース・ドレイン、４……配線用電
極、５……ゲート電極、６……ゲートフリンジ、
７……マスク上のゲート電極、８……ソース，ド
レインの短絡部。
Figure 1 is a plan view showing the gate fringe of a conventional MOSFET, and Figure 2 is a plane view showing a short circuit between the source and drain regions caused by mask misalignment when the gate fringe is not provided. 3, a is a plan view for explaining the conventional example, b is a sectional view taken along line A-A' in FIG. 3 a, c to f are sectional views, g is a sectional view, h is a plan view FIGS. 4a to 4f are diagrams showing an embodiment of the present invention. In the figure, 1...Contact, 2...Element region, 3...Source/drain, 4...Wiring electrode, 5...Gate electrode, 6...Gate fringe,
7...Gate electrode on the mask, 8...Short circuit between source and drain.
Claims (1)
ート電極となる導電性膜を形成した後、導電性膜
上にエツチングに対するマスク材を形成する工程
と、このマスク材をマスクとして、前記導電性膜
をエツチングし、ゲート長方向をパターニングす
る工程と、然る後、ソース・ドレイン領域を形成
する工程と、然る後マスク合せ工程を用いて前記
導電性膜をエツチングし、ゲート幅方向をゲー
ト・フリンジ部を残してパターニングする工程と
からなることを特徴とする半導体装置の製造方
法。 ２ 段差を有する下地上にMOS電界効果形トラ
ンジスタのゲート電極となる導電性膜を形成した
後、導電性膜上にエツチングに対するマスク材を
形成する工程と、このマスク材をマスクとして、
前記導電性膜を方向性エツチングし、ゲート長方
向をパターニングする工程と、然る後、ソース・
ドレイン領域を形成する工程と、然る後マスク合
せ工程を用いて前記導電性膜をエツチングし、ゲ
ート幅方向をゲート・フリンジ部を残してパター
ニングすると共に段差側壁部に残置されていた前
記導電性膜をエツチング除去する工程とからなる
ことを特徴とする半導体装置の製造方法。[Claims] 1. After forming a conductive film to serve as a gate electrode of a MOS field effect transistor on a substrate, a step of forming a mask material for etching on the conductive film, and using this mask material as a mask, The conductive film is etched and patterned in the gate length direction, followed by the step of forming source/drain regions, and then the mask alignment step. 1. A method for manufacturing a semiconductor device, comprising the step of patterning in a direction leaving a gate fringe portion. 2. After forming a conductive film to serve as a gate electrode of a MOS field effect transistor on a base having steps, forming a mask material for etching on the conductive film, and using this mask material as a mask.
A process of directional etching the conductive film and patterning it in the gate length direction, followed by a step of patterning the conductive film in the gate length direction.
The conductive film is etched using a step of forming a drain region and a subsequent mask alignment step, and is patterned in the gate width direction leaving a gate fringe portion, and the conductive film left on the stepped sidewalls is etched. 1. A method for manufacturing a semiconductor device, comprising the step of removing a film by etching.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58002875A JPS59127866A (en) | 1983-01-13 | 1983-01-13 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58002875A JPS59127866A (en) | 1983-01-13 | 1983-01-13 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59127866A JPS59127866A (en) | 1984-07-23 |
| JPH046109B2 true JPH046109B2 (en) | 1992-02-04 |
Family
ID=11541522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58002875A Granted JPS59127866A (en) | 1983-01-13 | 1983-01-13 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59127866A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008114341A1 (en) * | 2007-03-16 | 2008-09-25 | Fujitsu Microelectronics Limited | Semiconductor device and process for manufacturing the same |
-
1983
- 1983-01-13 JP JP58002875A patent/JPS59127866A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59127866A (en) | 1984-07-23 |
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