JPH045581A - 回路の不良箇所表示方式 - Google Patents
回路の不良箇所表示方式Info
- Publication number
- JPH045581A JPH045581A JP2107284A JP10728490A JPH045581A JP H045581 A JPH045581 A JP H045581A JP 2107284 A JP2107284 A JP 2107284A JP 10728490 A JP10728490 A JP 10728490A JP H045581 A JPH045581 A JP H045581A
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- JP
- Japan
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- lsi
- circuit
- tester
- shift register
- defective
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002950 deficient Effects 0.000 title claims abstract description 25
- 230000007547 defect Effects 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 5
- 238000010998 test method Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 13
- 238000012360 testing method Methods 0.000 description 10
- 238000004458 analytical method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、スキャン設計された大規模集積論理回路等
のテストにおいて不良と判定された場合、回路上のどこ
で不良が観測されたかを表示できる回路の不良箇所表示
方式に関するものである。
のテストにおいて不良と判定された場合、回路上のどこ
で不良が観測されたかを表示できる回路の不良箇所表示
方式に関するものである。
従来、スキャン設計されたＬＳＩ等の論理回路のテスト
においては、ＬＳＩテスタを用いてＬＳＩの入力ピンよ
り入カバターン系列およびクロックを印加し、ＬＳＩの
出力ピンよりその結果を観測し、期待値と比較すること
により良品か不良品かの判定を行っていた。このため、
不良と判定された場合、ＬＳＩの出力ピンのどこで観測
値と期待値が不一致となったかは判断可能であるが、Ｌ
ＳＩ内部のシフトレジスタのどこで不一致となったかが
容易に判断できなかった。
においては、ＬＳＩテスタを用いてＬＳＩの入力ピンよ
り入カバターン系列およびクロックを印加し、ＬＳＩの
出力ピンよりその結果を観測し、期待値と比較すること
により良品か不良品かの判定を行っていた。このため、
不良と判定された場合、ＬＳＩの出力ピンのどこで観測
値と期待値が不一致となったかは判断可能であるが、Ｌ
ＳＩ内部のシフトレジスタのどこで不一致となったかが
容易に判断できなかった。
これをもう少し詳しく説明すると、スキャン設計されて
いるＬＳＩ等の論理回路のテストでは、次のようなステ
ップでテストが実施される。先ず、ＬＳＩテスタを用い
、ＬＳＩの入力ピンの機能に応じた入カバターン系列を
セットし、次にＬＳＩテスタを操作してＬＳＩのシフト
イン（スキャンイン）入力ピンよりＬＳＩの内部のシフ
トレジスタに入カバターン系列をセットする。この時に
、シフトレジスタのビット数のシフトクロ・ツク信号が
ＬＳＩテスタからＬＳＩに印加される。次にＬＳＩテス
タからＬＳＩの通常動作時のクロック信号をそのＬＳＩ
に印加し、ＬＳＩの出力ピンより出力値をＬＳＩテスタ
で観測し、期待値と比較を行う。さらにＬＳＩのシフト
アウト（スキャンアウト）出力ピンよりＬＳＩの内部の
シフトレジスタの値を順番にビット数だけとり出し、各
ビットの値とそれに対応する期待値とをＬＳＩテスタで
比較する。−船釣なＬＳＩテスタでは、観測値と期待値
とを比較して不一致となった場合、その不一致となった
出力ピンの位置は判明できるが、シフトレジスタの何ビ
ット目で不一致となったかは、容易にわからなかった。
いるＬＳＩ等の論理回路のテストでは、次のようなステ
ップでテストが実施される。先ず、ＬＳＩテスタを用い
、ＬＳＩの入力ピンの機能に応じた入カバターン系列を
セットし、次にＬＳＩテスタを操作してＬＳＩのシフト
イン（スキャンイン）入力ピンよりＬＳＩの内部のシフ
トレジスタに入カバターン系列をセットする。この時に
、シフトレジスタのビット数のシフトクロ・ツク信号が
ＬＳＩテスタからＬＳＩに印加される。次にＬＳＩテス
タからＬＳＩの通常動作時のクロック信号をそのＬＳＩ
に印加し、ＬＳＩの出力ピンより出力値をＬＳＩテスタ
で観測し、期待値と比較を行う。さらにＬＳＩのシフト
アウト（スキャンアウト）出力ピンよりＬＳＩの内部の
シフトレジスタの値を順番にビット数だけとり出し、各
ビットの値とそれに対応する期待値とをＬＳＩテスタで
比較する。−船釣なＬＳＩテスタでは、観測値と期待値
とを比較して不一致となった場合、その不一致となった
出力ピンの位置は判明できるが、シフトレジスタの何ビ
ット目で不一致となったかは、容易にわからなかった。
従来の回路テスト方式は以上のように回路テスタを用い
て行われ、スキャン設計されたＬＳＩが不良と判定され
た場合、ＬＳＩの内部のシフトレジスタのどこで不良と
判定されたかが容易に判明できず、故障解析にも多大な
時間を要するという問題点があった。
て行われ、スキャン設計されたＬＳＩが不良と判定され
た場合、ＬＳＩの内部のシフトレジスタのどこで不良と
判定されたかが容易に判明できず、故障解析にも多大な
時間を要するという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、スキャン設計されたＬＳＩ等の論理回路のテ
ストにおいて、その回路が不良と判定された場合、論理
画面上のどこで不良と判定されたかを容易に判明できる
回路の不良箇所表示方式を得ることを目的とする。
たもので、スキャン設計されたＬＳＩ等の論理回路のテ
ストにおいて、その回路が不良と判定された場合、論理
画面上のどこで不良と判定されたかを容易に判明できる
回路の不良箇所表示方式を得ることを目的とする。
この発明に係る回路の不良箇所表示方式は、シフトレジ
スタ１０ａのビット位置を回路テスタ（’ＬＳＩテスタ
９）からのシフトクロック信号の印加に応じてカウント
するカウンタ６を備え、このカウンタ６のカウント結果
に基づいて論理回路（ＬＳＩＩＯ）の不良箇所を論理図
面１１上で表示装置３に表示することを特徴とするもの
である。
スタ１０ａのビット位置を回路テスタ（’ＬＳＩテスタ
９）からのシフトクロック信号の印加に応じてカウント
するカウンタ６を備え、このカウンタ６のカウント結果
に基づいて論理回路（ＬＳＩＩＯ）の不良箇所を論理図
面１１上で表示装置３に表示することを特徴とするもの
である。
カウンタ６はシフトレジスタ１０ａのビット位置を回路
テスタ（ＬＳＩテスタ９）からのシフトクロック信号の
印加に応じてカウントする。論理回路（ＬＳＩＩＯ）の
不良箇所はカウンタ６のカウント結果に基づいて論理図
面１１上で表示装置３に表示される。
テスタ（ＬＳＩテスタ９）からのシフトクロック信号の
印加に応じてカウントする。論理回路（ＬＳＩＩＯ）の
不良箇所はカウンタ６のカウント結果に基づいて論理図
面１１上で表示装置３に表示される。
第１図はこの発明の一実施例に係る回路の不良箇所表示
方式の構成を示すブロック図である。第１図において、
１はデータを処理するための演算・制御を行うＣＰＵ、
２はデータの入出力を行うコンソール、３は論理回路の
不良箇所を論理図面上で表示したりその他の情報を表示
したりする表示装置、４は論理回路情報やテスト結果を
記憶する磁気ディスク等の記憶装置、５はテスト結果等
をプリント出力するプリンタ、６は論理回路内部のシフ
トレジスタのビット位置を回路テスタからのシフトクロ
ック信号の印加に応じてインタラクティブにカウントす
るカウンタ、７は位置入力手段としてのマウス、８は回
路テスタとのインタフェース、９は回路テスタとしての
ＬＳＩテスタ、１０は論理回路としてのＬＳＩ、１０ａ
はＬＳＩＩＯ内に備えられるシフトレジスタである。
方式の構成を示すブロック図である。第１図において、
１はデータを処理するための演算・制御を行うＣＰＵ、
２はデータの入出力を行うコンソール、３は論理回路の
不良箇所を論理図面上で表示したりその他の情報を表示
したりする表示装置、４は論理回路情報やテスト結果を
記憶する磁気ディスク等の記憶装置、５はテスト結果等
をプリント出力するプリンタ、６は論理回路内部のシフ
トレジスタのビット位置を回路テスタからのシフトクロ
ック信号の印加に応じてインタラクティブにカウントす
るカウンタ、７は位置入力手段としてのマウス、８は回
路テスタとのインタフェース、９は回路テスタとしての
ＬＳＩテスタ、１０は論理回路としてのＬＳＩ、１０ａ
はＬＳＩＩＯ内に備えられるシフトレジスタである。
第２図は上記表示装置に表示された論理図面の一例を示
す図である。第２図において、３ａは表示画面、１１は
不良箇所が観測されたシフトレジスタのビット位置が含
まれる論理図面、１２は論理図面１１中において不良が
観測（観測値と期待値が不一致）されたシフトレジスタ
のビットである。このビット１２は他のビットと区別で
きるように例えば赤で表示される。４ａは記憶装置４に
記憶された内容が表示される領域を示す。領域４ａにお
いて、１３はＬＳＩ名、１４は論理図面のページ位置、
１５は不良が観測されたシフトレジスタの番号、１６は
そのシフトレジスタのトータルビット数、１７は不良が
観測されたシフトレジスタのビット位置、１８は不良が
観測されたビットの期待値がローレベルで観測値がハイ
レベルであることを示す。
す図である。第２図において、３ａは表示画面、１１は
不良箇所が観測されたシフトレジスタのビット位置が含
まれる論理図面、１２は論理図面１１中において不良が
観測（観測値と期待値が不一致）されたシフトレジスタ
のビットである。このビット１２は他のビットと区別で
きるように例えば赤で表示される。４ａは記憶装置４に
記憶された内容が表示される領域を示す。領域４ａにお
いて、１３はＬＳＩ名、１４は論理図面のページ位置、
１５は不良が観測されたシフトレジスタの番号、１６は
そのシフトレジスタのトータルビット数、１７は不良が
観測されたシフトレジスタのビット位置、１８は不良が
観測されたビットの期待値がローレベルで観測値がハイ
レベルであることを示す。
次にこの実施例の動作について説明する。ＬＳＩテスタ
９を用い、ＬＳ Ｉ １０の入力ピンの機能に応じた入
カバターン系列をセントする。次にＬＳＩテスタ９を操
作してＬＳＩｌ０のシフトイン（スキャンイン）入力ピ
ンよりＬＳＩ１００内部のシフトレジスタ１０ａに入カ
バターン系列をセットする。この時にシフトレジスタ１
０ａのビット数のシフトクロツタ信号がＬＳＩテスタ９
からＬＳＩｌ０に印加される。また、この時、そのシフ
トクロック信号はカウンタ６に与えられ、カウントさ、
する。次にＬＳＩテスタ９からＬＳｌｌｏの通常動作時
のクロック信号をそのＬＳｌｌｏに印加し、ＬＳ Ｉ
１０の出力ピンより出力値をＬＳＩテスタ９で観測し、
期待値と比較を行う。
９を用い、ＬＳ Ｉ １０の入力ピンの機能に応じた入
カバターン系列をセントする。次にＬＳＩテスタ９を操
作してＬＳＩｌ０のシフトイン（スキャンイン）入力ピ
ンよりＬＳＩ１００内部のシフトレジスタ１０ａに入カ
バターン系列をセットする。この時にシフトレジスタ１
０ａのビット数のシフトクロツタ信号がＬＳＩテスタ９
からＬＳＩｌ０に印加される。また、この時、そのシフ
トクロック信号はカウンタ６に与えられ、カウントさ、
する。次にＬＳＩテスタ９からＬＳｌｌｏの通常動作時
のクロック信号をそのＬＳｌｌｏに印加し、ＬＳ Ｉ
１０の出力ピンより出力値をＬＳＩテスタ９で観測し、
期待値と比較を行う。
さらにＬＳＩｌ０のシフトアウト（スキャンアウト）出
力ピンよりＬＳＩ内部のシフトレジスタ１０ａの値を順
番にビット数だけ取り出し、各ビ値とを比較して不一致
となった場合、ＣＰＵＩはカウンタ６のカウント結果に
基づいてシフトレジスタ１０ａの何ビット目で不一致に
なったかを判定し、その不良ビット箇所を表示装置３に
表示する。例えばＣＰＵＩは論理図面１１上に不良ビッ
ト位置を不良ビット１２として表示する。
力ピンよりＬＳＩ内部のシフトレジスタ１０ａの値を順
番にビット数だけ取り出し、各ビ値とを比較して不一致
となった場合、ＣＰＵＩはカウンタ６のカウント結果に
基づいてシフトレジスタ１０ａの何ビット目で不一致に
なったかを判定し、その不良ビット箇所を表示装置３に
表示する。例えばＣＰＵＩは論理図面１１上に不良ビッ
ト位置を不良ビット１２として表示する。
このように上記実施例ではスキャン設計されたＬＳＩ等
の論理回路のテストで不良と判定された場合、前述した
様にインタラクティブに不良が観測されたシフトレジス
タのビット位置が表示装置上の論理図面で視覚的に表示
される。さらに、不良が観測された場所がシフトレジス
タではなく、ＬＳＩのデータ出力ピンの場合はそのピン
が記述されている論理図面と、その中の不良ピンが例え
ば赤で表示される。
の論理回路のテストで不良と判定された場合、前述した
様にインタラクティブに不良が観測されたシフトレジス
タのビット位置が表示装置上の論理図面で視覚的に表示
される。さらに、不良が観測された場所がシフトレジス
タではなく、ＬＳＩのデータ出力ピンの場合はそのピン
が記述されている論理図面と、その中の不良ピンが例え
ば赤で表示される。
以上のように本発明によれば、シフトレジスタのビット
位置を回路テスタからのシフトクロック信号の印加に応
じてカウントするカウンタを備え、このカウンタのカウ
ント結果に基づいて論理回路の不良箇所を論理図面上で
表示装置に表示するようにしたので、スキャン設計され
たＬＳＩ等の論理回路のテスト時にその論理回路が不良
と判定された場合、その不良が観測されたＬＳＩ内のシ
フトレジスタのビット位置やＬＳＩ出力ピン等が視覚的
に表示でき、これにより不良が観測された箇所を容易に
判明でき、したがって故障解析も容易に効率良く行える
という効果が得られる。
位置を回路テスタからのシフトクロック信号の印加に応
じてカウントするカウンタを備え、このカウンタのカウ
ント結果に基づいて論理回路の不良箇所を論理図面上で
表示装置に表示するようにしたので、スキャン設計され
たＬＳＩ等の論理回路のテスト時にその論理回路が不良
と判定された場合、その不良が観測されたＬＳＩ内のシ
フトレジスタのビット位置やＬＳＩ出力ピン等が視覚的
に表示でき、これにより不良が観測された箇所を容易に
判明でき、したがって故障解析も容易に効率良く行える
という効果が得られる。
第１図はこの発明の一実施例に係る回路の不良箇所表示
方式の構成を示すブロック図、第２図はこの実施例にお
ける表示装置上での表示例を示す図である。 １・・・・・・ＣＰＵ、３ａ・・・・・・表示画面、４
・・・・・・記憶装置、６・・・・・・カウンタ、９・
・・・・・ＬＳＩテスタ（回路テスタ）、１０・・・・
・・ＬＳＩ （論理回路）１０ａ・・・・・・シフト
レジスタ、１１・・・・・・論理図面。 代理人 大君 増雄（ほか２名） 満 １ 図 １０ａ：シフト１−ジスタ
方式の構成を示すブロック図、第２図はこの実施例にお
ける表示装置上での表示例を示す図である。 １・・・・・・ＣＰＵ、３ａ・・・・・・表示画面、４
・・・・・・記憶装置、６・・・・・・カウンタ、９・
・・・・・ＬＳＩテスタ（回路テスタ）、１０・・・・
・・ＬＳＩ （論理回路）１０ａ・・・・・・シフト
レジスタ、１１・・・・・・論理図面。 代理人 大君 増雄（ほか２名） 満 １ 図 １０ａ：シフト１−ジスタ
Claims (1)
- 少なくともシフトレジスタを有した論理回路の入力ピン
にシフトクロック信号を与え、該論理回路の出力ピンか
らの信号を観測し期待値と比較することにより、該論理
回路の良否を判定する回路テスタを用いる回路テスト方
式において、上記シフトレジスタのビット位置を上記回
路テスタからのシフトクロック信号の印加に応じてカウ
ントするカウンタを設け、このカウンタのカウント結果
に基づいて上記論理回路の不良箇所を論理図面上で表示
装置に表示することを特徴とする回路の不良箇所表示方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2107284A JPH045581A (ja) | 1990-04-23 | 1990-04-23 | 回路の不良箇所表示方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2107284A JPH045581A (ja) | 1990-04-23 | 1990-04-23 | 回路の不良箇所表示方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH045581A true JPH045581A (ja) | 1992-01-09 |
Family
ID=14455186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2107284A Pending JPH045581A (ja) | 1990-04-23 | 1990-04-23 | 回路の不良箇所表示方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH045581A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7484616B2 (en) | 2005-07-25 | 2009-02-03 | Daifuku Co., Ltd. | Transportation facility for traveling body for transportation |
-
1990
- 1990-04-23 JP JP2107284A patent/JPH045581A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7484616B2 (en) | 2005-07-25 | 2009-02-03 | Daifuku Co., Ltd. | Transportation facility for traveling body for transportation |
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