JPH0453245A - 回路基板への実装方法 - Google Patents
回路基板への実装方法Info
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- JPH0453245A JPH0453245A JP2163204A JP16320490A JPH0453245A JP H0453245 A JPH0453245 A JP H0453245A JP 2163204 A JP2163204 A JP 2163204A JP 16320490 A JP16320490 A JP 16320490A JP H0453245 A JPH0453245 A JP H0453245A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
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-
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- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/81909—Post-treatment of the bump connector or bonding area
- H01L2224/8192—Applying permanent coating, e.g. protective coating
-
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ｒｃチップ等のチップ部品を実装する場合に
使用して好適な回路基板への実装方法に関するものであ
る。
使用して好適な回路基板への実装方法に関するものであ
る。
近年、電子機器はいわゆる軽薄短小化が強く要請され、
これに伴い回路基板に対してｒｃ、抵抗子あるいはコン
デンサー等のパッケージ部品を実装する場合に挿入実装
技術に代わり表面実装技術が採用されてきている。
これに伴い回路基板に対してｒｃ、抵抗子あるいはコン
デンサー等のパッケージ部品を実装する場合に挿入実装
技術に代わり表面実装技術が採用されてきている。
また、ブリップチップ技術は、パンケージ化された各種
部品に代わりチップ自体がハンプ電極を介して回路基板
に直接実装される技術として、近年における軽薄短小化
および高密度実装化に貢献している。
部品に代わりチップ自体がハンプ電極を介して回路基板
に直接実装される技術として、近年における軽薄短小化
および高密度実装化に貢献している。
従来、この種の回路基板への実装方法としては次に示す
手法も採用されている。これにつき、第３図を用いて説
明すると、回路基板へのチップの実装は、先ず回路基板
１上のランド２にハンプ３を介してチップ４を実装し、
次にこのチップ４を常温で液状のエポキシ樹脂５によっ
て封止することにより行われる。この際、樹脂封止技術
としてはボッティング技術が使用される。
手法も採用されている。これにつき、第３図を用いて説
明すると、回路基板へのチップの実装は、先ず回路基板
１上のランド２にハンプ３を介してチップ４を実装し、
次にこのチップ４を常温で液状のエポキシ樹脂５によっ
て封止することにより行われる。この際、樹脂封止技術
としてはボッティング技術が使用される。
ところで、従来の回路基板への実装方法においては、ボ
ッティング技術によってチップ４を樹脂封止するもので
あるため、封止時に回路基板１とチップ４との間にエポ
キシ樹脂５が浸入することになり、このためエポキシ樹
脂５内に第３図に八で示ずよ・うにボイド−が発生し易
くなり、また同図に１３で示ずようにチップ４からエポ
キシ樹脂５が剥離し易くなっていた。この結果、ナトリ
ウムや塩素イオン等の不純物を含む水分がボイド等に浸
入して千ツブ４を濡らし、耐湿面における信頼性が低下
するという問題があった。
ッティング技術によってチップ４を樹脂封止するもので
あるため、封止時に回路基板１とチップ４との間にエポ
キシ樹脂５が浸入することになり、このためエポキシ樹
脂５内に第３図に八で示ずよ・うにボイド−が発生し易
くなり、また同図に１３で示ずようにチップ４からエポ
キシ樹脂５が剥離し易くなっていた。この結果、ナトリ
ウムや塩素イオン等の不純物を含む水分がボイド等に浸
入して千ツブ４を濡らし、耐湿面における信頼性が低下
するという問題があった。
本発明はこのような事情に鑑みてなされたもので、水分
からチップを保護することができ、もって耐湿面におけ
る信頼性を高めることができる回路基板への実装方法を
従供するものである。
からチップを保護することができ、もって耐湿面におけ
る信頼性を高めることができる回路基板への実装方法を
従供するものである。
本発明に係る回路基板への実装方法は、回路基板上に表
面実装法によってチップを実装し、次にこのチップを含
み回路基板の少なくともチ・２プ実装部に薄膜を形成す
るものである。
面実装法によってチップを実装し、次にこのチップを含
み回路基板の少なくともチ・２プ実装部に薄膜を形成す
るものである。
また、本発明の別の発明に係る回路基板への実装方法は
、予め表面に被覆処理が施されたチップを回路基板−１
−に表面実装法によって実装し、次にこのチップを含み
回路基板の少なくともチップ実装部に薄膜を形成するも
のである。
、予め表面に被覆処理が施されたチップを回路基板−１
−に表面実装法によって実装し、次にこのチップを含み
回路基板の少なくともチップ実装部に薄膜を形成するも
のである。
本発明およびこの発明の別の発明においては、チップお
よび回路基板の一部に薄膜を形成することにより、薄膜
内にボイドの発生や薄膜のチップからの剥離を防止する
ことができる。
よび回路基板の一部に薄膜を形成することにより、薄膜
内にボイドの発生や薄膜のチップからの剥離を防止する
ことができる。
以下、本発明の構成等を図に示す実施例によって詳細に
説明する。
説明する。
第１図は本発明に係る回路基板への実装方法を説明する
ために示す断面図である。同図において、符号１１で示
すものは回路基板としてのプリント回路基板で、表面上
には多数のランド１２が形成されている。１３はＩＣ等
のチップ部品ご、前記プリント回路基板１１上にフリッ
プ・チップ実装法（表面実装法）によって実装されてお
り、裏面には前記ランド１２に接続するバンブ１４が形
成されている。１５はバラキシリレンポリマーからなる
薄膜層で、前記プリント回路基板１１および前記チップ
部品１３にパラキシリレンモノマーを用いＰＶＤ （物
理薄膜形成）法あるいはＣＶＤ （化学薄膜形成）法に
よって形成されている。この薄膜層１５の層厚は、数十
μｍ〜数百μｍの寸法に設定されている。
ために示す断面図である。同図において、符号１１で示
すものは回路基板としてのプリント回路基板で、表面上
には多数のランド１２が形成されている。１３はＩＣ等
のチップ部品ご、前記プリント回路基板１１上にフリッ
プ・チップ実装法（表面実装法）によって実装されてお
り、裏面には前記ランド１２に接続するバンブ１４が形
成されている。１５はバラキシリレンポリマーからなる
薄膜層で、前記プリント回路基板１１および前記チップ
部品１３にパラキシリレンモノマーを用いＰＶＤ （物
理薄膜形成）法あるいはＣＶＤ （化学薄膜形成）法に
よって形成されている。この薄膜層１５の層厚は、数十
μｍ〜数百μｍの寸法に設定されている。
次に、本発明における回路基板への実装方法について説
明する。
明する。
先ず、プリント回路基板１１十に表面実装法によってチ
ップ部品１３を実装する。このとき、バンプ１４はラン
ド１２に接続されている。次に、このチップ部品１３を
含み回路基板１１の全体にＰＶＤ法あるいはＣＶＤ法に
よって薄膜層１５を形成する。
ップ部品１３を実装する。このとき、バンプ１４はラン
ド１２に接続されている。次に、このチップ部品１３を
含み回路基板１１の全体にＰＶＤ法あるいはＣＶＤ法に
よって薄膜層１５を形成する。
このようにして、プリント回路基板１１に対してチップ
部品１３を実装することができる。
部品１３を実装することができる。
したがって、本実施例においては、薄膜層１５内にボイ
ドの発生や薄膜層１５のチップ部品１３からの剥離を防
止することができるから、例えばナトリウムや塩素イオ
ン等の不純物を含む水分からチップ部品１３を保護する
ことができる。
ドの発生や薄膜層１５のチップ部品１３からの剥離を防
止することができるから、例えばナトリウムや塩素イオ
ン等の不純物を含む水分からチップ部品１３を保護する
ことができる。
また、本実施例においては、薄膜層１５が高純度な材料
によって形成されており、しかも膜質が緻密であり、か
つ密着性が良好であることから、防湿効果を一層高める
ことができる。
によって形成されており、しかも膜質が緻密であり、か
つ密着性が良好であることから、防湿効果を一層高める
ことができる。
さらに、本実施例においては、プリント回路基板１１お
よびチップ部品１３が均一な薄膜層１５によって覆われ
るため、外形寸法を大幅に短縮するごとかできる。
よびチップ部品１３が均一な薄膜層１５によって覆われ
るため、外形寸法を大幅に短縮するごとかできる。
なお、本実施例においては、チップ部品１３を含みプリ
ント回路基板１１の全体に薄膜層１５を形成する例を示
したが、本発明はこれに限定されるものではなく、チッ
プ部品１３を含みプリン（・回路基板１１の一部に薄膜
層１５を形成しても何等差し支えない。すなわち要する
に、薄膜層１５はチップ部品１３を含みプリント回路基
板１１の少なくともチップ実装部に形成されるならよい
のである。
ント回路基板１１の全体に薄膜層１５を形成する例を示
したが、本発明はこれに限定されるものではなく、チッ
プ部品１３を含みプリン（・回路基板１１の一部に薄膜
層１５を形成しても何等差し支えない。すなわち要する
に、薄膜層１５はチップ部品１３を含みプリント回路基
板１１の少なくともチップ実装部に形成されるならよい
のである。
因に、本実施例における薄膜層１５ （膜厚が約５０μ
ｍ）によってチップ部品１３等を被覆した場合と従来例
におけるエポキシ樹脂５によってチップ部品１３等を被
覆した場合のＩＣの耐湿性の試験（８５°Ｃ／８５％Ｒ
１＋、５．ＯＶ印加の不飽和ＰＣＴ試験）を実施したが
、従来例においては２４０時間後にＩＣの中のアルミ配
線が腐蝕によって断線し、本発明におい゛では河岸異常
が認められなかった。
ｍ）によってチップ部品１３等を被覆した場合と従来例
におけるエポキシ樹脂５によってチップ部品１３等を被
覆した場合のＩＣの耐湿性の試験（８５°Ｃ／８５％Ｒ
１＋、５．ＯＶ印加の不飽和ＰＣＴ試験）を実施したが
、従来例においては２４０時間後にＩＣの中のアルミ配
線が腐蝕によって断線し、本発明におい゛では河岸異常
が認められなかった。
次に、本発明の別の発明に係る回路基板への実装方法に
つい゛で説明する。
つい゛で説明する。
第２図は本発明の別の発明に係る回路基板への実装方法
を説明するために示す断面図で、同図において第１図と
同一の部材については同一の符号を付し、詳細な説明は
省略する。同図において、符号２１で示すものは千ノブ
部品１３の表面に施された高純度のポリイミド樹脂から
なる被覆層である。
を説明するために示す断面図で、同図において第１図と
同一の部材については同一の符号を付し、詳細な説明は
省略する。同図において、符号２１で示すものは千ノブ
部品１３の表面に施された高純度のポリイミド樹脂から
なる被覆層である。
次に、本発明の別の発明における回路基板への実装方法
について説明する。
について説明する。
先ず、予め表面に被覆層２１が形成されたチップ部品１
３をプリン）・回路基板１１十に表面実装法によって実
装する。次に、このチップ部品１３を含みプリント回路
基板１１の全体に薄膜層１５を形成する。
３をプリン）・回路基板１１十に表面実装法によって実
装する。次に、このチップ部品１３を含みプリント回路
基板１１の全体に薄膜層１５を形成する。
このようにして、プリント回路基板１１に対してチップ
部品１３を実装することができる。
部品１３を実装することができる。
シタがって、本実施例においては、薄膜層１５内にボイ
ドの発生や薄膜層１５および被覆層２１のチップ部品１
３からの剥離を防止することができるから、例えばナト
リウムや塩素イオン等の不純物を含む水分からチップ部
品１３を保護することができる。
ドの発生や薄膜層１５および被覆層２１のチップ部品１
３からの剥離を防止することができるから、例えばナト
リウムや塩素イオン等の不純物を含む水分からチップ部
品１３を保護することができる。
また、本実施例においては、薄膜層１５および被覆層２
１が高純度な材料によって形成されており、しかも膜質
が緻密であり、かつ密着性が良好であることから、防湿
効果を一層高めることができる。
１が高純度な材料によって形成されており、しかも膜質
が緻密であり、かつ密着性が良好であることから、防湿
効果を一層高めることができる。
さらに、本実施例においては、プリント回路基板１１お
よびチップ部品１３が均一な薄膜層】５および被覆層２
１によって覆われるため、外形寸法を大幅に短縮するこ
とかできる。
よびチップ部品１３が均一な薄膜層】５および被覆層２
１によって覆われるため、外形寸法を大幅に短縮するこ
とかできる。
なお、本実施例においては、チップ部品１３を含みプリ
ント回路基板１１の全体に薄膜層１５を形成する例を示
したが、本発明はこれに限定されるものではなく、チッ
プ部品１３を含みプリント回路基板１１の一部に薄膜層
１５を形成してもよいことは本発明の実施例と同様であ
る。
ント回路基板１１の全体に薄膜層１５を形成する例を示
したが、本発明はこれに限定されるものではなく、チッ
プ部品１３を含みプリント回路基板１１の一部に薄膜層
１５を形成してもよいことは本発明の実施例と同様であ
る。
因に、本実施例における被覆層２１ （ポリイミド樹脂
を用い、膜厚をスピンコード法によって約２０μｍの寸
法に設定した）および薄膜層１５ （バラキシリＩ／ン
モノマーを用い、膜厚をＣＶＤ法によって約４０μｍの
寸法に設定した）によってチップ部品１３等を被覆した
場合と従来例におけるエポキシ樹脂５によってチップ部
品１３等を被覆した場合のＩＣの耐湿性の試験（８５’
Ｃ／８５％ＲＨ，５，ＯＶ印加の不飽和ＰＣＴ試験）を
実施したが、従来例においては２４０時間後にＩＣの中
のアルミ配線が腐蝕によって断線し、本発明においては
河岸異常が認められなかった。
を用い、膜厚をスピンコード法によって約２０μｍの寸
法に設定した）および薄膜層１５ （バラキシリＩ／ン
モノマーを用い、膜厚をＣＶＤ法によって約４０μｍの
寸法に設定した）によってチップ部品１３等を被覆した
場合と従来例におけるエポキシ樹脂５によってチップ部
品１３等を被覆した場合のＩＣの耐湿性の試験（８５’
Ｃ／８５％ＲＨ，５，ＯＶ印加の不飽和ＰＣＴ試験）を
実施したが、従来例においては２４０時間後にＩＣの中
のアルミ配線が腐蝕によって断線し、本発明においては
河岸異常が認められなかった。
以上説明したように本発明によれば、回路基板上に表面
実装法によってチップを実装し、次にこのチップを含み
回路基板の少なくともチップ実装部に薄膜を形成するの
で、また、本発明の別の発明によれば、予め表面に被覆
処理が施されたチップを回路基板上に表面実装法によっ
て実装し、次にこのチップを含み回路基板の少なくとも
チップ実装部に薄膜を形成するので、この薄膜内にボイ
ドの発生や薄膜のチップからの剥離を防止することがで
きる。したがって、水分からデツプを保護することがで
きるから、耐湿面における信頼性を高めることができる
。また、チップ等を保護するのは薄膜層あるいは被覆層
であるから、外形・土性を短縮することができ、軽薄短
小化および高密度実装化を図ることもできる。
実装法によってチップを実装し、次にこのチップを含み
回路基板の少なくともチップ実装部に薄膜を形成するの
で、また、本発明の別の発明によれば、予め表面に被覆
処理が施されたチップを回路基板上に表面実装法によっ
て実装し、次にこのチップを含み回路基板の少なくとも
チップ実装部に薄膜を形成するので、この薄膜内にボイ
ドの発生や薄膜のチップからの剥離を防止することがで
きる。したがって、水分からデツプを保護することがで
きるから、耐湿面における信頼性を高めることができる
。また、チップ等を保護するのは薄膜層あるいは被覆層
であるから、外形・土性を短縮することができ、軽薄短
小化および高密度実装化を図ることもできる。
第１図は本発明に係る回路基板への実装方法を説明する
ために示す断面図、第２図は本発明の別の発明に係る回
路基板への実装方法を説明するために示す断面図、第３
図は従来の回路基板への実装方法を説明するために示す
断面図である。 １１・・・・プリント回路基板、１３・・・・チップ部
品、１５・・・・薄膜層。
ために示す断面図、第２図は本発明の別の発明に係る回
路基板への実装方法を説明するために示す断面図、第３
図は従来の回路基板への実装方法を説明するために示す
断面図である。 １１・・・・プリント回路基板、１３・・・・チップ部
品、１５・・・・薄膜層。
Claims (2)
- （１）回路基板上に表面実装法によってチップを実装し
、次にこのチップを含み前記回路基板の少なくともチッ
プ実装部に薄膜を形成することを特徴とする回路基板へ
の実装方法。 - （２）請求項１において、予めチップの表面に被覆処理
を施すことを特徴とする回路基板への実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2163204A JP2833162B2 (ja) | 1990-06-20 | 1990-06-20 | 回路基板への実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2163204A JP2833162B2 (ja) | 1990-06-20 | 1990-06-20 | 回路基板への実装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0453245A true JPH0453245A (ja) | 1992-02-20 |
| JP2833162B2 JP2833162B2 (ja) | 1998-12-09 |
Family
ID=15769264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2163204A Expired - Fee Related JP2833162B2 (ja) | 1990-06-20 | 1990-06-20 | 回路基板への実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2833162B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19946700B4 (de) * | 1998-11-25 | 2007-12-06 | Matsushita Electric Works, Ltd., Kadoma | Thermoelektrische Module und Verfahren zu ihrer Herstellung |
| JP2015122523A (ja) * | 2012-01-10 | 2015-07-02 | エイチズィーオー・インコーポレーテッド | 内部耐水性被覆を備える電子デバイス |
-
1990
- 1990-06-20 JP JP2163204A patent/JP2833162B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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