JPH0453233A - Manufacture of semiconductor device - Google Patents
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体装置の製造方法に関するものであり、
特に、多層配線構造を有する半導体装置における層間絶
縁膜の平坦化技術に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a method for manufacturing a semiconductor device,
In particular, the present invention relates to a technique for planarizing an interlayer insulating film in a semiconductor device having a multilayer wiring structure.
（従来の技術）
近年、半導体装置は高機能化してきているため、その配
線は多層配線構造を取るものか多い。この多層配線は素
子領域を形成した半導体基体上に、導電層と絶縁層が交
互に重なり合った構造となっており、一般に導電層間に
形成する絶縁膜を層間絶縁膜と称している。(Prior Art) In recent years, as semiconductor devices have become more sophisticated, their wiring often has a multilayer wiring structure. This multilayer wiring has a structure in which conductive layers and insulating layers are alternately overlapped on a semiconductor substrate in which an element region is formed, and the insulating film formed between the conductive layers is generally called an interlayer insulating film.
ところで、・多層配線を形成する場合の最も重要な技術
として層間絶縁膜の平坦化が挙げられる。By the way, planarization of the interlayer insulating film is the most important technique when forming multilayer wiring.
これは、半導体基体上に素子形成領域と配線領域とを分
離すべく形成したシリコン酸化膜の上に第１層の配線を
形成し、その上にそのまま第１層間絶縁膜を形成すると
、第１層の配線パターンの凹凸かそのまま第１層間絶縁
膜に反映されて、第１層間絶縁膜の表面に急峻な段差か
できる。このような表面に急峻な段差を有する第１層間
絶縁膜の」−に第２層の配線層を形成すると、配線金属
膜の被覆性か極めて悪くなると共に、配線金属膜の加工
か困難になる。（の結果、段差部分て第２層の配線に断
線、短絡等の問題か生しることとなるため、層間絶縁膜
の表面はできるたけ平坦なものとする必要かある。This is because if a first layer of wiring is formed on a silicon oxide film formed on a semiconductor substrate to separate an element formation region and a wiring region, and a first interlayer insulating film is directly formed on top of the silicon oxide film, the first The unevenness of the wiring pattern of the layer is directly reflected on the first interlayer insulating film, resulting in a steep step on the surface of the first interlayer insulating film. If the second wiring layer is formed on top of the first interlayer insulating film which has such a steep step difference on the surface, the coverage of the wiring metal film will be extremely poor and it will be difficult to process the wiring metal film. . (As a result, problems such as disconnections and short circuits may occur in the second layer wiring at the step portion, so it is necessary to make the surface of the interlayer insulating film as flat as possible.
このような層間絶縁膜の表面の段差を緩和すべく、さま
ざまな工夫かなされている。その一つとして、例えは特
開昭５！ｌｌ−２３５０号公報に記載されているような
レジストエッチバック法かある。Various techniques have been devised to alleviate such level differences on the surface of interlayer insulating films. One example is JP-A-Sho 5! There is a resist etch-back method as described in Japanese Patent No. 11-2350.
第３図は、レジストエッチバック法の順次の工程を示す
断面図である。第３図（ａ）に示すように、素子領域を
形成した半導体基板２１上に、絶縁膜２２及びアルミ配
線２３を形成し、その」二に第１層間絶縁膜２４を形成
する。FIG. 3 is a cross-sectional view showing the sequential steps of the resist etch-back method. As shown in FIG. 3(a), an insulating film 22 and aluminum wiring 23 are formed on the semiconductor substrate 21 on which the element region is formed, and a first interlayer insulating film 24 is formed on the second layer.
次に、第３図（ｂ）に示すように、層間絶縁膜２４の表
面にレジス１〜等の有機物２５を回転塗布する。このと
き、レジスト２５は回転塗布して形成するため、その表
面はほぼ平坦になる。Next, as shown in FIG. 3(b), an organic material 25 such as resist 1 is spin-coated on the surface of the interlayer insulating film 24. At this time, since the resist 25 is formed by spin coating, its surface becomes substantially flat.
次いで、第３図（Ｃ）に示すように、レジスト２５と層
間絶縁膜２４とを等速でエッチバックし、更に、表面に
残ったレジスｌ〜を除去して、第３図（ｄ）に示すよう
に層間絶縁膜２４の表面を平坦化する。Next, as shown in FIG. 3(C), the resist 25 and the interlayer insulating film 24 are etched back at a constant speed, and the resist l~ remaining on the surface is removed, resulting in the process shown in FIG. 3(d). As shown, the surface of the interlayer insulating film 24 is planarized.
層間絶縁膜の表面を平坦化する他の方法として、例えば
特開昭６３−８８８４５号公報にあるスピン・オン・グ
ラス法（ＳＯＧ法）が知られている。As another method for planarizing the surface of an interlayer insulating film, for example, the spin-on-glass method (SOG method) disclosed in Japanese Patent Application Laid-Open No. 63-88845 is known.
これは、第４図に示すとおり、素子領域を形成した半導
体基板３１の」二に絶縁膜３２を形成し、該絶縁膜３２
」二にアルミニウム配線３３を、更に、このアルミニウ
ム配線３３をプラズマ酸化膜３４にて覆い、そのうえに
シラールを有機溶剤に溶かしたもの（ＳＯＧ）３５を回
転塗布した後、焼きしめて、表面をある程度平坦化して
おき、その」二に層間絶縁膜３６を形成するようにした
ものである。この方法によると、第４図に示すとおり、
表面にオーバーハング部のない、層間絶縁膜を得ること
かできる。As shown in FIG. 4, an insulating film 32 is formed on the second part of a semiconductor substrate 31 on which an element region is formed, and the insulating film 32 is
``Secondly, the aluminum wiring 33 is further covered with a plasma oxide film 34, and after spun coating 35 of silal dissolved in an organic solvent (SOG) 35, it is baked to flatten the surface to some extent. Then, an interlayer insulating film 36 is formed on the second layer. According to this method, as shown in Figure 4,
It is possible to obtain an interlayer insulating film without an overhang on the surface.
（発明か解決しようとする課題）
しかしながら、レジストエッチバック法の場合は、平坦
化の成否は層間絶縁膜の被覆状態に大きく依存しており
、層間絶縁膜の被覆状態か良くないと、第５図に示すよ
うに、層間絶縁膜の表面に逆テーパ上の段差２３ａが残
ってしまう。したかって、この層間絶縁膜２３の」二に
、第２層の配線を施す際に、断線や短絡か生じる可能性
か高く、半導体装置の信頼性が低下するという問題かあ
る。(Problem to be solved by the invention) However, in the case of the resist etch-back method, the success or failure of planarization largely depends on the covering state of the interlayer insulating film. As shown in the figure, a reversely tapered step 23a remains on the surface of the interlayer insulating film. Therefore, when the second layer of wiring is applied to the interlayer insulating film 23, there is a high possibility that disconnections or short circuits will occur, resulting in a problem that the reliability of the semiconductor device will be reduced.
また、スピン・オン・グラス法の場合は、層間絶縁膜の
被覆形状はレジストエッチバック法に比べて改善されて
はいるが、５ＯＧ３５は、クラ・ｙりが入ってしまうた
め厚く塗布することかできない。このため、第６図に矢
印て示ずように、配線パターンか疎の部分ては依然とし
て層間絶縁膜３６の表面に大きな段差か残ってしまうと
いう欠点がある。In addition, in the case of the spin-on-glass method, the coating shape of the interlayer insulating film is improved compared to the resist etch-back method, but 5OG35 has to be applied thickly because cracks and curvature occur. Can not. Therefore, as shown by the arrows in FIG. 6, there is a drawback that large steps still remain on the surface of the interlayer insulating film 36 in areas where the wiring pattern is sparse.
このように層間絶縁膜表面に段差か残ると、その上に形
成する」二層金属配線の加工か困難となる。If such a step remains on the surface of the interlayer insulating film, it becomes difficult to process the two-layer metal wiring formed thereon.
すなわち、段差のある層間絶縁膜表面にアルミニラム層
をスパッタリンクして成膜し、その」−にアルミパター
ン形成用のレジスト膜を塗布することになるため、レジ
スト膜の厚みに大きなバラツギかできてしまい、レジス
１〜膜を露光するときに焦点の合った良好な露光を行う
ことかできなくなってしまう等の問題か生じる。In other words, an aluminum layer is formed by sputter linking on the surface of an interlayer insulating film with steps, and a resist film for forming an aluminum pattern is applied to this layer, which results in large variations in the thickness of the resist film. As a result, problems arise, such as the inability to perform well-focused exposure when exposing the resist 1 to the film.
本発明は、これらの従来の平坦化技術の欠点を補うもの
であり、層間絶縁膜を成膜する時点て、ある程度段差の
緩和を行うようにした半導体装置の製造方法を提供する
ものである。The present invention compensates for the shortcomings of these conventional planarization techniques, and provides a method for manufacturing a semiconductor device in which steps are alleviated to some extent at the time of forming an interlayer insulating film.
（課題を解決するための手段及び作用）上記課題を解決
するために、本願の半導体装置の製造方法は、多層配線
構造を有する半導体装置の製造方法において、絶縁膜子
に金属配線膜を形成する工程と、後に形成する層間絶縁
膜の成膜速度が前記絶縁膜上に於ける成膜速度よりも小
さくなるような物質からなる補償用膜を前記金属配線膜
上に形成する工程と、前記補償用膜上に形成したマスク
を介して前記金属配線膜及び前記補償用膜を選択的にエ
ツチングして配線パターンを形成する工程と、前記絶縁
膜及び前記配線パターン上に層間絶縁膜を形成する工程
とを具える事を特徴とするものである。(Means and effects for solving the problem) In order to solve the above problem, the method for manufacturing a semiconductor device of the present application includes forming a metal wiring film on an insulating film element in a method for manufacturing a semiconductor device having a multilayer wiring structure. a step of forming a compensation film on the metal wiring film made of a material such that the deposition rate of an interlayer insulating film to be formed later is lower than the deposition rate on the insulating film; and the compensation film. a step of selectively etching the metal wiring film and the compensation film through a mask formed on the protective film to form a wiring pattern; and a step of forming an interlayer insulating film on the insulating film and the wiring pattern. It is characterized by having the following.
このように、本発明の半導体装置の製造方法においては
、配線パターンの表面に補償用膜を形成し、その」二に
層間絶縁膜を形成するようにしている。補償用膜として
、後に形成する層間絶縁膜の成膜速度か、絶縁膜の上に
おける成膜速度より遅くなる物質を使用しているため、
配線パターン表面上に成膜される層間絶縁膜の膜厚が配
線ノくターンの間に露出している絶縁膜の」二に成膜さ
れる層間絶縁膜の膜厚より薄くなり、層間絶縁膜を成膜
する段階で層間絶縁膜の表面をある程度平坦化すること
かできる。As described above, in the method of manufacturing a semiconductor device of the present invention, a compensation film is formed on the surface of the wiring pattern, and an interlayer insulating film is formed on the second surface. As the compensation film uses a material that is slower than the deposition rate of the interlayer insulating film to be formed later or the deposition rate on the insulating film,
The thickness of the interlayer insulating film formed on the surface of the wiring pattern becomes thinner than the thickness of the interlayer insulating film formed on the second part of the insulating film exposed between the wiring turns, and the interlayer insulating film The surface of the interlayer insulating film can be flattened to some extent at the stage of forming the interlayer insulating film.
さらに、本願の半導体装置の製造方法は、多層配線構造
を有する半導体装置の製造方法において、ポロンフォス
フオシリケイトガラス膜上にノンドープシリコン酸化膜
またはフォスフオンリケイ１〜ガラス膜を形成する工程
と、前記ノンドープシリコン酸化膜またはフオスフオシ
リケイ）・ガラス膜の−にに金属配線層を形成する工程
と、後に形成する層間絶縁膜の成膜速度か前記ノンドー
プシリコン酸化膜またはフォスフオシリケイトガラス膜
上に於ける成膜速度よりも小さくなるような物質からな
る補償用膜を前記金属配線膜上に形成する工程と、前記
補償用膜上にレジストパターンを形成する工程と、前記
レジストパターンをマスクとして前記金属配線膜及び前
記補償用膜を選択的にエツチングして配線パターンを形
成する工程と、前記ノンドープシリコン酸化膜またはフ
ォスフォシリケイトガラス膜及び前記配線パターン上に
常圧ＣＶＤにより層間絶縁膜を形成する工程とを具える
事を特徴とするものである。Furthermore, the method for manufacturing a semiconductor device of the present application includes a step of forming a non-doped silicon oxide film or a phosphorus silicate glass film on the poron phosphorus silicate glass film, and The process of forming a metal wiring layer on the bottom of the non-doped silicon oxide film or phosphorus silicate glass film, and the deposition rate of the interlayer insulating film formed later on the non-doped silicon oxide film or phosphosilicate glass film. a step of forming a compensation film made of a substance whose film formation rate is lower than a film formation rate on the metal wiring film; a step of forming a resist pattern on the compensation film; selectively etching the metal wiring film and the compensation film to form a wiring pattern, and forming an interlayer insulating film on the non-doped silicon oxide film or phosphosilicate glass film and the wiring pattern by atmospheric pressure CVD. It is characterized by comprising a process.
補償用膜としては、例えばボロンフォスフォシリケイト
ガラス（以下ｒＢＰｓＧ」という）か挙げられる。常圧
ＣＶＤよる層間絶縁膜の成膜速度は、ＢＰＳＧ上の成膜
速度か、他の酸化膜や金属層の上の成膜速度に比べて遅
いので、配線ノ（ターン上にＢＰＳＧ膜を設ければ配線
パターン上の膜厚か薄くなる。尚、素子領域を形成した
半導体基体の上に形成する絶縁膜としてＢＰＳＧ膜を使
用する場合には、この下層ＢＰＳＧ膜上の層間絶縁膜を
厚くするために、下層のＢＰＳＧ膜の表面上にノンドー
プシリコン酸化膜若しくはＰＳＧ膜を設（Ｊるようにす
る。Examples of the compensation film include boron phosphosilicate glass (hereinafter referred to as rBPsG). The deposition rate of an interlayer insulating film by atmospheric pressure CVD is slower than that on BPSG or other oxide films or metal layers, so it is difficult to form a BPSG film on wiring (turns). If a BPSG film is used as an insulating film to be formed on a semiconductor substrate on which an element region is formed, the interlayer insulating film on the lower BPSG film should be made thicker. For this purpose, a non-doped silicon oxide film or a PSG film is provided on the surface of the underlying BPSG film.
また、本発明の半導体装置の製造方法においてよ、配線
パターン表面に形成する補償用膜の膜厚を３０００人以
Ｆとすることか望ましい。Further, in the method of manufacturing a semiconductor device of the present invention, it is preferable that the thickness of the compensation film formed on the surface of the wiring pattern is 3000 F or more.
配線パターンの表面に形成する補償用膜の膜厚かあまり
厚いと、層間絶縁膜の表面に逆の段差が生じてしまうこ
ととなるとともに、エツチングによる金属パターンの加
工か困難になる。したかつて補償用膜の膜厚は３０００
人を越えないようにするのか好ましい。If the compensation film formed on the surface of the wiring pattern is too thick, a reverse level difference will occur on the surface of the interlayer insulating film, and it will be difficult to process the metal pattern by etching. The thickness of the compensation film used to be 3000.
It is preferable not to exceed other people.
（実施例）
第１図は、本発明の半導体装置の製造方法の第１の実施
例の順次の製造工程を示す断面図である。(Example) FIG. 1 is a cross-sectional view showing the sequential manufacturing steps of a first example of the method for manufacturing a semiconductor device of the present invention.
第１図（ａ）に示すように、素子領域を形成した半導体
基板１の表面に絶縁膜としてノンドープのシリコン酸化
膜（以下ｒＮｓＧＩ］Ｕ」という）２を成膜した後、該
シリコン酸化膜２の表面に金属配線層としてアルミ合金
薄膜３を形成する。As shown in FIG. 1(a), after forming a non-doped silicon oxide film (hereinafter referred to as rNsGI) 2 as an insulating film on the surface of a semiconductor substrate 1 on which an element region is formed, the silicon oxide film 2 An aluminum alloy thin film 3 is formed as a metal wiring layer on the surface.
次に、第１図（ｂ）に示すように、前記アルミ合金薄膜
３の上に補償用膜としてＢＰＳＧ膜４を膜厚が約２００
０人になるように成膜し、次いでこのＢＰＳＧ膜４の表
面に通常のフォトリソクラフィ技術及びエツチング技術
によりレジストパターン５を形成する。Next, as shown in FIG. 1(b), a BPSG film 4 with a film thickness of about 200 mm is applied as a compensation film on the aluminum alloy thin film 3.
A resist pattern 5 is then formed on the surface of the BPSG film 4 by ordinary photolithography and etching techniques.
次に、第１図（Ｃ）に示すように、レジストパターン５
をマスクとしてドライエツチングを行い、前記ＢＰＳＧ
膜４及びアルミ合金膜３を選択的に除去して第１層の配
線パターン６を形成する。Next, as shown in FIG. 1(C), a resist pattern 5
Dry etching was performed using the BPSG as a mask.
The film 4 and the aluminum alloy film 3 are selectively removed to form a first layer wiring pattern 6.
次いで、第１図（ｄ）に示すように、前記ノンドープシ
リコン膜２及び第１層の配線パターンを６の上に常圧Ｃ
ＶＤ法にてシリコン酸化膜７を層間絶縁膜として形成し
て第１層配線を完成させる。Next, as shown in FIG. 1(d), the non-doped silicon film 2 and the first layer wiring pattern 6 are heated with atmospheric pressure C.
A silicon oxide film 7 is formed as an interlayer insulating film by the VD method to complete the first layer wiring.
上記の工程を繰り返して、第２層、第３層の配線を行い
、多層配線を形成する。The above steps are repeated to perform wiring in the second layer and the third layer, thereby forming a multilayer wiring.
常圧ＣＶＤ法によるシリコン酸化膜の成膜速度は、アル
ミニウム上、ＮＳＧ膜ト、ＰＳＧ膜−Ｆ、ＢＰＳＧ膜上
の順に小さくなる。したかって、本実施例では、第１層
配線パターンの」二にはＢＰＳＧ膜か形成されているた
め、半導体基板ｌの上の絶縁膜（ノンドープシリコン膜
）の上における層間絶縁膜７の成膜速度は、第１層配線
パターンの４二における成膜速度に比へて、速くなる。The deposition rate of the silicon oxide film by the normal pressure CVD method decreases in the order of aluminum, NSG film, PSG film-F, and BPSG film. Therefore, in this embodiment, since the BPSG film is formed on the second layer of the first layer wiring pattern, the interlayer insulating film 7 is formed on the insulating film (non-doped silicon film) on the semiconductor substrate l. The speed is faster than the film forming speed at 42 of the first layer wiring pattern.
したかって、シリコン酸化膜７の表面に配線パターン６
によって生じる段差ａは、ＢＰＳＧ膜（補償用膜）を形
成しない場合に比へて、
（絶縁膜２上の層間絶縁膜７の厚みｂ）（補償用膜６ａ
上の層間絶縁膜７の厚みＣ）（補償用膜の膜厚ｄ）
・・・ （１）分だけ、緩和されることとなる。Therefore, the wiring pattern 6 is formed on the surface of the silicon oxide film 7.
The step a caused by (thickness b of the interlayer insulating film 7 on the insulating film 2) (thickness b of the interlayer insulating film 7 on the insulating film 2) (compensating film 6a)
Thickness C of upper interlayer insulating film 7) (Thickness d of compensation film)
...It will be eased by (1).
上述した通り、本発明の製造方法によれは、補償用膜を
形成するという簡単な処理で眉間絶縁膜の表面を平坦化
することかできるか、反面、（１）式か正になるような
厚さまでシリコン酸化膜（層間絶縁膜）７を成膜するこ
とが必要であり、また、その効果は有限であるという欠
点かある。すなわち、
（絶縁膜２上の層間絶縁膜７の厚みｂ）（補償用膜６ａ
−」−の層間絶縁膜の厚みＣ）以上には平坦化の効果か
得られず、この値は通常は３０００〜５０００人以」−
にはならない。したかって、本発明の半導体装置の製造
方法たけでなく、本発明の方法に、従来のエッチバック
法やスピン・オン・グラス法を組み合わせることで、よ
り一層有効に層間絶縁膜表面を平坦化することができる
。（１）式より、本実施例ではシリコン酸化膜（層間絶
縁膜）７を厚く成膜し、ＢＰＳＧ膜６ａを薄く成膜すれ
ば、最大の効果が得られることが分かるが、シリコン酸
化膜７を厚く成膜して、エッチバック法と組み合わせる
とより一層有効に層間絶縁膜７の表面を平坦化すること
かできる。As mentioned above, the problem with the manufacturing method of the present invention is whether the surface of the glabellar insulating film can be flattened by a simple process of forming a compensation film. It is necessary to form the silicon oxide film (interlayer insulating film) 7 to a certain thickness, and its effect is limited. That is, (thickness b of interlayer insulating film 7 on insulating film 2) (compensation film 6a)
If the thickness of the interlayer insulating film is C) or higher, no planarization effect can be obtained, and this value is usually 3,000 to 5,000 or more.
It won't be. Therefore, the surface of the interlayer insulating film can be more effectively flattened not only by the method of manufacturing a semiconductor device of the present invention but also by combining the method of the present invention with the conventional etch-back method or spin-on-glass method. be able to. From equation (1), it can be seen that in this example, the maximum effect can be obtained by forming the silicon oxide film (interlayer insulating film) 7 thickly and forming the BPSG film 6a thinly. By forming a thick film and combining it with an etch-back method, the surface of the interlayer insulating film 7 can be more effectively flattened.
第２図は、本発明の半導体装置の製造方法の他の実施例
の順次の製造工程を示す断面図である。FIG. 2 is a sectional view showing the sequential manufacturing steps of another embodiment of the method for manufacturing a semiconductor device of the present invention.
通常の半導体装置では、素子領域を形成した半導体基板
と最下層の配線層とを絶縁するのに、その被覆形状か良
好なことから絶縁膜としてＢＰＳＧ膜を用いることか多
い。ＢＰＳＧ膜は成膜後リフローすることによって、被
覆形状を良好にする事ができる。一方、常圧ＣＶＤによ
りシリコン酸化膜を形成する場合、ＢＰＳＧ膜」−にお
いて、ぞの成膜速度か遅くなるため、前記補償用膜とし
てＢＰＳＧ膜か適当である。このような場合、下層の絶
縁膜上と補償用膜上で同し速度で層間絶縁膜か成膜され
てしまう。本実施例では、これを改善するために、ＢＰ
ＳＧ膜の上に於ける層間絶縁膜の成膜速度よりも成膜速
度が速くなる物質、例えばＮＳＣ膜を下層の絶縁膜の上
に形成するようにしたものである。In a typical semiconductor device, a BPSG film is often used as an insulating film to insulate a semiconductor substrate on which an element region is formed from a lowermost wiring layer because of its good covering shape. By reflowing the BPSG film after film formation, the coating shape can be improved. On the other hand, when a silicon oxide film is formed by atmospheric pressure CVD, the film formation rate is slower than a BPSG film, so a BPSG film is suitable as the compensation film. In such a case, the interlayer insulating film is formed at the same speed on the underlying insulating film and on the compensation film. In this embodiment, in order to improve this, BP
In this method, a material whose film formation rate is faster than that of the interlayer insulating film on the SG film, such as a NSC film, is formed on the lower insulating film.
第２図（ａ）に示すように、素子領域を形成した半導体
基体１１上に、素子領域と配線領域とを分離する絶縁膜
としてＢＰＳＧ膜１２膜形２し、該ＢＰＳＧ膜１２の」
二に、ＮＳＣ膜１３を形成する。As shown in FIG. 2(a), a BPSG film 12 is formed on the semiconductor substrate 11 on which the element region is formed as an insulating film to separate the element region and the wiring region.
Second, the NSC film 13 is formed.
次に、第２図（ｂ）に示すように、膜１３の」−に金属
配線層としてアルミニウム合金膜１４を形成し、更に、
アルミニウム合金膜１４の」二にＢＰＳＧ膜１５全１５
する。Next, as shown in FIG. 2(b), an aluminum alloy film 14 is formed as a metal wiring layer on the film 13, and further,
Aluminum alloy film 14, second BPSG film 15, total 15
do.
更に、第１実施例同様に、フォトリソグラフィ技術及び
エツチング技術を用いて、ＢＰＳＧ膜１５膜形５にレジ
ストパターンを形成しく図示せず）、このレジスＩ・パ
ターンをマスクとして、第２図（Ｃ）に示すように配線
パターン１６を形成する。Furthermore, similarly to the first embodiment, a resist pattern is formed on the BPSG film 15 (not shown) using photolithography and etching techniques. Using this resist I pattern as a mask, a resist pattern is formed in FIG. ) A wiring pattern 16 is formed as shown in FIG.
次いて、常圧ＣＶＤにより層間絶縁膜１７を形成して第
１層配線層を形成する。同様の工程を繰り返して、第２
層以降の配線層を第１実施例と同様に行う。Next, an interlayer insulating film 17 is formed by atmospheric pressure CVD to form a first wiring layer. Repeat the same process and
The subsequent wiring layers are formed in the same manner as in the first embodiment.
本実施例では、第１実施例と同様に、アルミニラ１、配
線層表面にＢＰＳＧ膜１５膜形５すると共に、半導体基
板１１の上のＢＰＳＧ膜１２膜層２絶縁膜１７との間に
ＮＳＣ膜１３を形成した。したかって、層間絶縁膜１７
は、ＮＳＧ膜１３の上及びアルミニウム配線１４の上に
設けたＢＰＳＧ膜１６ａの上て成膜することになり、Ｎ
ＳＣＳＣ膜上３上いてより速く成膜する。したかって、
層間絶縁膜１７の表面の段差ｅは
（酸化膜１３上の層間絶縁膜ｆ）
（補償用膜１６ａ上の層間絶縁膜呈）
（補償用膜１６ａの膜厚１〕）
分たけ緩和されることになる。In this embodiment, as in the first embodiment, a BPSG film 15 is formed on the surface of the aluminum oxide 1 and the wiring layer, and an NSC film is formed between the BPSG film 12 on the semiconductor substrate 11 and the insulating film 17. 13 was formed. Therefore, the interlayer insulating film 17
is formed on the BPSG film 16a provided on the NSG film 13 and the aluminum wiring 14, and the N
The film is formed more quickly on the SCSC film 3. I wanted to,
The level difference e on the surface of the interlayer insulating film 17 is reduced by (the interlayer insulating film f on the oxide film 13) (the interlayer insulating film on the compensation film 16a) (the thickness 1 of the compensation film 16a). become.
」二連した通り、常温ＣＶ Ｄによる層間絶縁膜の成膜
速度は、ＮＳＣ膜上、ＰＳＧ膜上、ＢＰＳＧ膜上の順に
小さくなるため、第２実施例の場合に、補償用膜として
ＢＰＳＧを使用し、アルミ配線の下にＮＳＣ膜を形成し
た場合、本発明の効果が最も大きい。''As mentioned above, the deposition rate of the interlayer insulating film by room temperature CVD decreases in the order of NSC film, PSG film, and BPSG film, so in the case of the second embodiment, BPSG was used as the compensation film. The effect of the present invention is greatest when a NSC film is formed under the aluminum wiring.
」二連した実施例では、ＢＰＳＧ膜１２膜層２に形成す
る膜をＮＳＣ膜１３としたが、ＰＳＧ膜上における層間
絶縁膜の成膜速度はＢＰＳＧ膜上における成膜速度より
大きいため、膜応力他の問題で、ＮＳＣ膜が形成できな
い場合は、ＰＳＧ膜を形成するようにしても良い。” In the two consecutive examples, the film formed on the BPSG film 12 film layer 2 was the NSC film 13, but since the film formation rate of the interlayer insulating film on the PSG film is higher than that on the BPSG film, the film was If the NSC film cannot be formed due to stress or other problems, a PSG film may be formed.
尚、金属配線上に形成する補償用膜の膜厚は３０００Å
以下とすることが好ましい。例えば層間絶縁膜としてＮ
ＳＣ膜を使用する場合、この成膜速度は、
アルミ合金上 ＞ ＮＳＧ上 ＞ ＢＰＳＧ上の順
になるか、補償用膜を厚く堆積すると本発明の効果は小
さくなり、マイナスの効果を生じることにもなる。また
、補償用膜を厚く堆積するとドライエツチングか難しく
なるというデメリットもあるため、２０００人程度が好
適である。The thickness of the compensation film formed on the metal wiring is 3000 Å.
The following is preferable. For example, as an interlayer insulating film, N
When using an SC film, the film formation rate will be in the following order: on aluminum alloy > on NSG > on BPSG, or if the compensation film is deposited thickly, the effect of the present invention will be reduced and may even have negative effects. Become. Furthermore, if the compensation film is deposited thickly, dry etching becomes difficult, so it is preferable to use about 2,000 people.
上述した実施例において、補償用膜を設けることは、レ
ジスト層かアルミ配線加工時に変質して、剥離しにくく
なった場合でも、レジストの除去のための処理にバリエ
ーションが増えるという効果も期待てきる。In the above-mentioned embodiments, the provision of a compensation film is expected to have the effect of increasing variations in the process for removing the resist even if the resist layer deteriorates during aluminum wiring processing and becomes difficult to peel off. .
１−述した実施例において、金属配線層をドライエツチ
ングｒる際に、補償用膜をエツチングした後に、レジス
トパターンを除去し、例えは、ＣＨＣ，７？３等の側壁
保護膜の付着し易いガスをエツチングガスとして選ぶこ
とによって、補償用膜をマスクとして金属配線パターン
を形成するようにしても良い。この場合、金属配線層表
面にレジストか接触していないため、エロージョン、コ
ロ−ジョンに対して有利である。1- In the embodiment described above, when dry etching the metal wiring layer, after etching the compensation film, the resist pattern is removed to facilitate the adhesion of sidewall protection films such as CHC, 7-3, etc. By selecting a gas as an etching gas, a metal wiring pattern may be formed using the compensation film as a mask. In this case, since the resist is not in contact with the surface of the metal wiring layer, it is advantageous against erosion and corrosion.
（発明の効果）
一旧述した通り、本発明の半導体装置の製造方法によれ
ば、金属配線層を形成した直後に補償用膜を成膜すると
いう、簡単かつ単純な方法により、層間絶縁膜を形成す
る工程で、層間絶縁膜の表面をある程度平坦化すること
か可能であり、半導体装置の配線の信頼性を著しく向上
させることができる。また、２次的効果として、第２層
、第３層の配線層の形成の際に行うフォトエツチングに
おいて、前記補償用膜か金属配線層の反射防止膜の働き
をするため、半導体装置の生産性か向上するという効果
もある。(Effects of the Invention) As previously mentioned, according to the method for manufacturing a semiconductor device of the present invention, an interlayer insulating film can be formed by a simple and simple method of forming a compensation film immediately after forming a metal wiring layer. In the step of forming the interlayer insulating film, it is possible to flatten the surface of the interlayer insulating film to some extent, and the reliability of the wiring of the semiconductor device can be significantly improved. In addition, as a secondary effect, the compensation film acts as an anti-reflection film for the metal wiring layer during photoetching when forming the second and third wiring layers, so that it can be used in the production of semiconductor devices. It also has the effect of improving sex.
第１図は、本発明の第１実施例の順次の製造工程を示す
断面図、
第２図は、本発明の第２実施例の順次の製造工程を示す
断面図、
第３図は、エッチバック法による平坦化の工程を示す断
面図、
第４図は、ＳＯＧ法による平坦化の工程を示す断面図で
ある。
第５図及び第６図は、従来の方法によって形成した配線
層を示す図である。
ｊ、１１・・・半導体基板 ２．１２・・・絶縁膜
３．１４・・・金属配線層 ４．１５・・・補償用
膜６．１６・・・配線パターン
７、Ｉ７・・・層間絶縁膜
１３・・・ノンドープソリコン酸化膜
性
許
出
願
人
川崎製鉄株式会社FIG. 1 is a cross-sectional view showing the sequential manufacturing process of the first embodiment of the present invention, FIG. 2 is a cross-sectional view showing the sequential manufacturing process of the second embodiment of the present invention, and FIG. FIG. 4 is a cross-sectional view showing the planarization process using the back method. FIG. 4 is a cross-sectional view showing the planarization process using the SOG method. FIGS. 5 and 6 are diagrams showing wiring layers formed by a conventional method. j, 11... Semiconductor substrate 2.12... Insulating film 3.14... Metal wiring layer 4.15... Compensation film 6.16... Wiring pattern 7, I7... Interlayer insulation Film 13: Non-doped solicon oxide film Applicant: Kawasaki Steel Corporation
Claims (1)
て、絶縁膜上に金属配線膜を形成する工程と、後に形成
する層間絶縁膜の成膜速度が前記絶縁膜上に於ける成膜
速度よりも小さくなるような物質からなる補償用膜を前
記金属配線膜上に形成する工程と、前記補償用膜上に形
成したマスクを介して前記金属配線膜及び前記補償用膜
を選択的にエッチングして配線パターンを形成する工程
と、前記絶縁膜及び前記配線パターン上に層間絶縁膜を
形成する工程とを具える事を特徴とする半導体装置の製
造方法。 ２、多層配線構造を有する半導体装置の製造方法におい
て、ボロンフォスフォシリケイトガラス膜上にノンドー
プシリコン酸化膜またはフォスフォシリケイトガラス膜
を形成する工程と、前記ノンドープシリコン酸化膜また
はフォスフォシリケイトガラス膜の上に金属配線層を形
成する工程と、後に形成する層間絶縁膜の成膜速度が前
記ノンドープシリコン酸化膜またはフォスフォシリケイ
トガラス膜上に於ける成膜速度よりも小さくなるような
物質からなる補償用膜を前記金属配線膜上に形成する工
程と、前記補償用膜上にレジストパターンを形成する工
程と、前記レジストパターンをマスクとして前記金属配
線膜及び前記補償用膜を選択的にエッチングして配線パ
ターンを形成する工程と、前記ノンドープシリコン酸化
膜またはフォスフォシリケイトガラス膜及び前記配線パ
ターン上に常圧ＣＶＤにより層間絶縁膜を形成する工程
とを具える事を特徴とする半導体装置の製造方法。 ３、前記補償用膜の膜厚を３０００Å以下とすることを
特徴とする請求項１または２に記載の半導体装置の製造
方法。[Scope of Claims] 1. In a method for manufacturing a semiconductor device having a multilayer wiring structure, the step of forming a metal wiring film on an insulating film and the deposition rate of an interlayer insulating film to be formed later on the insulating film a step of forming a compensation film made of a substance on the metal wiring film such that the film forming rate is lower than the film formation rate of the film; and a step of forming the metal wiring film and the compensation film through a mask formed on the compensation film. A method for manufacturing a semiconductor device, comprising the steps of selectively etching to form a wiring pattern, and forming an interlayer insulating film on the insulating film and the wiring pattern. 2. A method for manufacturing a semiconductor device having a multilayer wiring structure, including a step of forming a non-doped silicon oxide film or a phosphosilicate glass film on a boron phosphosilicate glass film, and a step of forming the non-doped silicon oxide film or the phosphosilicate glass film. A step of forming a metal wiring layer thereon, and a compensation consisting of a substance that makes the deposition rate of an interlayer insulating film to be formed later smaller than that of the non-doped silicon oxide film or phosphosilicate glass film. forming a resist pattern on the compensation film; and selectively etching the metal wiring film and the compensation film using the resist pattern as a mask. A method for manufacturing a semiconductor device, comprising the steps of forming a wiring pattern, and forming an interlayer insulating film on the non-doped silicon oxide film or phosphosilicate glass film and the wiring pattern by atmospheric pressure CVD. . 3. The method of manufacturing a semiconductor device according to claim 1 or 2, wherein the compensation film has a thickness of 3000 Å or less.
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| JP2161451A JP2783898B2 (en) | 1990-06-21 | 1990-06-21 | Method for manufacturing semiconductor device |
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|---|---|
| JPH0453233A true JPH0453233A (en) | 1992-02-20 |
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| JPH04356945A (en) * | 1991-06-01 | 1992-12-10 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03165035A (en) * | 1989-11-24 | 1991-07-17 | Toshiba Corp | Manufacture of semiconductor device |
-
1990
- 1990-06-21 JP JP2161451A patent/JP2783898B2/en not_active Expired - Fee Related
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