JPH0453230A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔(既 要]
半導体装置の製造工程における位置合わせに用いるパタ
ーンの形成方法に関し、
層間膜にスワン1〜を形成して構成した位置合わせマー
クを、後工程の電極形成に支障なきよう簡単かつ容易に
形成することが可能な半導体装置の製造方法の提供を目
的とし、
半導体装置の製造工程において位置合わせに用いる位置
合わせマークを具備する半導体装置の製造方法において
、前記位置合わせマークを構成するスリットを有する層
間膜を、半導体素子の平坦化に用いる埋め込み材料が選
択成長しない層の表面に形成するよう構成する。[Detailed Description of the Invention] [(Already needed) Regarding a method for forming a pattern used for alignment in the manufacturing process of a semiconductor device, alignment marks formed by forming Swans 1 to 1 on an interlayer film are used to form an electrode in a later process. The purpose of the present invention is to provide a method for manufacturing a semiconductor device that can be formed simply and easily without causing any problems, and the method for manufacturing a semiconductor device is provided with alignment marks used for alignment in the manufacturing process of the semiconductor device. An interlayer film having a slit constituting an alignment mark is formed on the surface of a layer in which a buried material used for planarizing a semiconductor element is not selectively grown.
本発明は、1も導体装置の製造工程における位置合わせ
に用いるパターンの形成方法に関するものである。The present invention also relates to a method of forming a pattern used for alignment in the manufacturing process of a conductor device.
近年の半導体装置の高集積化に伴う微細化に対応するた
めに、積層構造の平坦化が要求されている。このために
積層構造をタングステンなどを選択成長して平坦にして
いるが、同時に位置合わせマークのスリットにこのタン
グステンの選択成長が行われて位置合わせマークが読み
にくくなっている。2. Description of the Related Art In order to cope with miniaturization accompanying the recent increase in the degree of integration of semiconductor devices, planarization of stacked structures is required. For this purpose, the laminated structure is made flat by selectively growing tungsten or the like, but at the same time, this selective growth of tungsten is performed in the slits of the alignment marks, making the alignment marks difficult to read.
以上のような状況から、積層構造の平坦化に伴い位置合
わせマークが読みにくくなるのを防止することが可能と
なる半導体装置及びその製造方法が要望されている。Under the above circumstances, there is a need for a semiconductor device and a method for manufacturing the same that can prevent alignment marks from becoming difficult to read due to planarization of a stacked structure.
(従来の技術]
従来のタングステンを埋め込み材料として用いる半導体
装置の製造方法を第3図により工程順に詳細に説明する
。(Prior Art) A conventional method for manufacturing a semiconductor device using tungsten as a filling material will be explained in detail in the order of steps with reference to FIG.
まず半導体基板21の表面に層間膜23を形成し、全面
にレジスト膜を形成し、フォトリソグラフィ技術を用い
て第3図(a)に示ずようにごの層間膜23にスリット
23aを形成してごの層間膜23で位置合わせマークを
形成し、レジスト膜を除去する。First, an interlayer film 23 is formed on the surface of the semiconductor substrate 21, a resist film is formed on the entire surface, and a slit 23a is formed in the interlayer film 23 using photolithography technology as shown in FIG. 3(a). An alignment mark is formed using the interlayer film 23 of the lever, and the resist film is removed.
つぎに全面にタングステンを選択成長すると第3図(b
)に示すように層間膜23の周囲にも、層間膜23に形
成したスリン) 23aの間にもタングステン層24が
成長する。Next, tungsten is selectively grown on the entire surface as shown in Figure 3 (b).
As shown in ), a tungsten layer 24 grows around the interlayer film 23 and between the sulin layers 23a formed in the interlayer film 23 .
このように層間膜23のスリット23aの間にタングス
テン層24が成長すると、この層間膜23を位置合わせ
マークとして用いることが困難になるので、全面にレジ
スト膜25を形成し、フォトリソグラフィ技術を用いて
第3図(C)に示すように、このスリット23aの表面
に開口窓25aを形成する。When the tungsten layer 24 grows between the slits 23a of the interlayer film 23 in this way, it becomes difficult to use the interlayer film 23 as an alignment mark, so a resist film 25 is formed on the entire surface and a photolithography technique is used to form the resist film 25 on the entire surface. As shown in FIG. 3(C), an opening window 25a is formed on the surface of this slit 23a.
ついで第3図(d)に示すよ・)に、このレジスト膜2
5をマスクとして層間膜23のスリン) 23aの間の
タングステン層24をエツチングして除去し、レジスト
lり25も除去する。Next, as shown in FIG. 3(d), this resist film 2 is
Using mask 5 as a mask, the tungsten layer 24 between the interlayer films 23a and 23a is etched and removed, and the resist 25 is also removed.
最後に第3図(e)に示すように全面に層間絶縁膜2G
を形成し、フォトリソグラフィー技術を用いて窓開けし
てアルミニウム電極27を形成する。Finally, as shown in FIG. 3(e), an interlayer insulating film 2G is formed on the entire surface.
is formed, and a window is opened using photolithography technology to form an aluminum electrode 27.
このようにして眉間膜23のスリット23aに形成され
ているタングステン!24を除去すれば、層間膜23を
位置合わせマークとして用いることが可能となる。Tungsten is thus formed in the slit 23a of the glabellar membrane 23! If 24 is removed, the interlayer film 23 can be used as an alignment mark.
(発明が解決しようとする課題〕
以上説明した従来の半導体装置の製造方法においては、
スリットにタングステン層が成長されていると、層間膜
を位置合わせマークとして用いる場合に位置合わせマー
クが読みにくくなるという問題点があり、スリットにタ
ングステン層が成長されていない層間膜を位置合わせマ
ークとして用いるためには、多くの工程が必要であり、
この処理工程において平坦化に用いたタングステン層の
表面がレジストによって変質し、その表面に形成するア
ルミニウム電極とのコンタクト不良が発生ずるという問
題点があった。(Problems to be Solved by the Invention) In the conventional semiconductor device manufacturing method described above,
If a tungsten layer is grown on the slit, there is a problem that the alignment mark becomes difficult to read when using the interlayer film as an alignment mark. Many steps are required to use it,
In this treatment step, the surface of the tungsten layer used for planarization was altered by the resist, resulting in poor contact with the aluminum electrode formed on the surface.
本発明は以上のような状況から、層間膜にスリットを形
成し2て構成した位置合わせマークを、後工程の電極形
成に支障なきよう簡単かつ容易に形成することが可能な
半導体装置の製造方法の提供を目的としたものである。In view of the above-mentioned circumstances, the present invention provides a method for manufacturing a semiconductor device in which alignment marks formed by forming slits in an interlayer film can be simply and easily formed without interfering with electrode formation in the subsequent process. The purpose is to provide
め込み材料が選択成長しない層の表面に形成するよう構
成する。The inlay material is formed on the surface of a layer that does not grow selectively.
〔作用]
即ち本発明においては、半導体装置の製造工程において
位置合わせに用いる位置合わせマークを構成するスリン
I・を有する層間膜を、半導体素子の平坦化に用いる埋
め込み材料が選択成長しない層の表面に形成するから、
この層間膜のスリットには埋め込み材料が選択成長しな
いので、スリン1−内の埋め込み材料をエツチングする
工程を必要とせず、このスリンl〜を有する層間膜を位
置合わせマークとして用いることが可能となる。[Function] That is, in the present invention, the interlayer film having Surin I, which constitutes the alignment mark used for alignment in the manufacturing process of the semiconductor device, is placed on the surface of the layer where the embedding material used for planarizing the semiconductor element does not selectively grow. Because it forms,
Since the filling material does not selectively grow in the slits of this interlayer film, it is possible to use the interlayer film having this Surin l~ as a positioning mark without the need for a step of etching the filling material in Surin 1-. .
本発明の半導体装置の製造方法は、半導体装置の製造工
程において位置合わせに用いる位置合わせマークを具備
する半導体装置の製造方法において、この位置合わせマ
ークを構成するスリットを有する層間膜を、半導体素子
の平坦化に用いる埋〔実施例〕
以下第1図により本発明による一実施例を、第2図によ
り本発明による他の実施例を工程順に詳細に説明する。The method of manufacturing a semiconductor device of the present invention is a method of manufacturing a semiconductor device including an alignment mark used for alignment in the manufacturing process of a semiconductor device. EMBODIMENT OF THE INVENTION [Embodiment] One embodiment of the present invention will be described below in detail with reference to FIG. 1 and another embodiment of the present invention with reference to FIG. 2 in the order of steps.
第1図に示ず実施例ば、層間膜3をフィール1ζ酸化膜
2の表面に形成した実施例である。An example not shown in FIG. 1 is an example in which an interlayer film 3 is formed on the surface of a field 1ζ oxide film 2.
まず第1図(a)に示すように、フィールド酸化膜2を
形成した半導体基板】の全面にボロンガラス或いは燐ガ
ラスからなる膜厚5,000人の層間膜3を形成する。First, as shown in FIG. 1(a), an interlayer film 3 made of boron glass or phosphor glass and having a thickness of 5,000 wafers is formed over the entire surface of a semiconductor substrate on which a field oxide film 2 has been formed.
つぎに第1図[有])に示すように、レジスト膜を用い
るフォトリソグラフィー技術を用いて層間膜3に位置合
わせマークとなるスリット3aをエツチングにより形成
基る。Next, as shown in FIG. 1, a slit 3a serving as an alignment mark is formed in the interlayer film 3 by etching using a photolithography technique using a resist film.
ついで第111AI(C)に示すように、スパッタ法に
より選択的に膜厚3.ooo人のタングステン層4を形
成する。Then, as shown in No. 111 AI (C), a film thickness of 3.5 mm is selectively formed by sputtering. ooo Form the tungsten layer 4.
このようにフィールド酸化膜2の表面に層間膜3とスリ
ット3aからなる位置合わゼマークを形成し、タングス
テン層4を選択的に形成するとフィルド酸化膜2の表面
にはタングステン層4が形成されないので、位置合わせ
マークとして容易に読み取ることが可能となる。In this way, when the alignment mark consisting of the interlayer film 3 and the slit 3a is formed on the surface of the field oxide film 2 and the tungsten layer 4 is selectively formed, the tungsten layer 4 is not formed on the surface of the field oxide film 2. It can be easily read as a positioning mark.
第2図に示す実施例は、層間膜13を下層層間膜12の
表面に形成した実施例である。The embodiment shown in FIG. 2 is an embodiment in which the interlayer film 13 is formed on the surface of the lower interlayer film 12.
まず第2図(a)に示すように、ボロンガラス或いは燐
ガラスからなる膜厚5.000人の下層層間膜】2が形
成されている半導体基板1の表面に燐ガラス等からなる
膜厚5,000人の層間膜13を形成する。First, as shown in FIG. 2(a), a film 5 made of phosphorous glass or the like is formed on the surface of a semiconductor substrate 1 on which a lower interlayer film 2 made of boron glass or phosphorous glass is formed with a thickness of 5,000. ,000 interlayer film 13 is formed.
つぎに第2図(b)に示すように、レジスト膜を用いる
フォトリソグラフィー技術を用いて層間膜13に位置合
わせマークとなるスリンh1.3aをエツチングにより
形成する。Next, as shown in FIG. 2(b), a line h1.3a serving as an alignment mark is formed on the interlayer film 13 by etching using a photolithography technique using a resist film.
ついで第2図(C)に示すように、スパック法により選
択的に膜厚3 、000人のタングステン層14を形成
する。Then, as shown in FIG. 2(C), a tungsten layer 14 having a thickness of 3,000 wafers is selectively formed by the sppack method.
このように下層層間膜12の表面に層間膜13とスリン
Ii、3aからなる位置合わせマークを形成し、タング
ステン層14を選択的に形成すると下層層間膜12の表
面にはタングステン層14が形成されないので、位置合
わせマークとして容易に読み取ることが可能となる。When the alignment marks made of the interlayer film 13 and Surin Ii, 3a are formed on the surface of the lower interlayer film 12 in this way, and the tungsten layer 14 is selectively formed, the tungsten layer 14 is not formed on the surface of the lower interlayer film 12. Therefore, it can be easily read as a positioning mark.
以上の説明から明らかなように本発明によれば、半導体
素子の平坦化に用いる埋め込み材料が位置合わせマーク
のスリント内に形成されるのを防止することができ、位
置合わせマークを極めて明瞭に識別することが可能とな
るので、精度の高い半導体装置の製造を行うことが可能
となる利点があり、著しい経済的及び、信頼性向」−の
効果が期待できる半導体装置の製造方法の提供が可能と
なる。As is clear from the above description, according to the present invention, it is possible to prevent the embedded material used for planarizing the semiconductor device from being formed in the slint of the alignment mark, and the alignment mark can be identified very clearly. Therefore, it is possible to provide a method for manufacturing semiconductor devices that has the advantage of being able to manufacture semiconductor devices with high precision, and can be expected to have significant economic and reliability effects. Become.
4.14 はタングステン層、 12は下層層間膜、 を示ず。4.14 is a tungsten layer, 12 is a lower interlayer membrane; Not shown.
Claims (1)
置合わせマークを具備する半導体装置の製造方法におい
て、 前記位置合わせマークを構成するスリット(3a)を有
する層間膜(3)を、半導体素子の平坦化に用いる埋め
込み材料が選択成長しない層(2、12)の表面に形成
することを特徴とする半導体装置の製造方法。[Scope of Claims] A method for manufacturing a semiconductor device including an alignment mark used for alignment in a semiconductor device manufacturing process, wherein an interlayer film (3) having a slit (3a) constituting the alignment mark is attached to a semiconductor device. A method for manufacturing a semiconductor device, characterized in that a filling material used for planarizing a device is formed on the surface of a layer (2, 12) that is not selectively grown.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16343590A JPH0453230A (en) | 1990-06-20 | 1990-06-20 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16343590A JPH0453230A (en) | 1990-06-20 | 1990-06-20 | Manufacture of semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0453230A true JPH0453230A (en) | 1992-02-20 |
Family
ID=15773840
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16343590A Pending JPH0453230A (en) | 1990-06-20 | 1990-06-20 | Manufacture of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0453230A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005150686A (en) * | 2003-10-22 | 2005-06-09 | Sharp Corp | Semiconductor device and its manufacturing method |
-
1990
- 1990-06-20 JP JP16343590A patent/JPH0453230A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005150686A (en) * | 2003-10-22 | 2005-06-09 | Sharp Corp | Semiconductor device and its manufacturing method |
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