JPH045214B2

JPH045214B2 -

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Publication number: JPH045214B2
Application number: JP57164813A
Authority: JP
Priority date: 1981-09-21
Filing date: 1982-09-21
Publication date: 1992-01-30
Also published as: ATE14947T1; DE3265431D1; AU552984B2; CA1190655A; US4512020A; EP0075985B1; NL8104342A; AU8859282A; EP0075985A1; JPS58127252A

Description

【発明の詳細な説明】本発明はｋ＝2p−２≧２個のデータ記号
（data symbol）から成るデータ語を、関連デー
タ語から誤り訂正符号により形成されている符号
語により処理するために、上記符号語がｎ＝2p
個の符号記号を含み、全ての記号がｍ＝2s≧４ビ
ツトから成り且つガロア体GF（2^m）＝｛０、a⁰、
a¹、…a^2m-2｝の一部を形成し、データ語に対す
る第１の入力端子と、データ語に各々がｍビツト
のｎ×ｋ行列要素から成る生成行列〔Ｇ〕を乗算
して符号語を形成する第１の乗算手段と、符号語
を処理して処理結果を形成する処理手段と、生成
行列〔Ｇ〕に直交するパリテイ検査行列〔Ｒ〕を
用いて上記処理結果に関連する第２のデータ語を
再生して第１の出力端子に出力する再生手段とを
設けたデータ処理装置に関するものである。

この種の装置は本願人の名になる欧州公開特許
願第0031183号（出願番号第80201185.8号）から
既知である。而してこの既知の装置は殊にマルチ
プロセサ計算機システムに関するもので、そこで
はデイジタルデータ処理は各々がデータ語を処理
するｎ個の並列なプロセサに従つて組織化されて
おり、データ記憶は各々が結果の符号語の夫々一
つの符号記号を蓄わえるｎ個のメモリに従つて組
織化されている。この既知の装置は２個のモード
で動作できる誤り訂正符号を用いている。

(a) 第１の記号訂正動作モードでは１個の任意に
乱された記号を訂正できる。

(b) 第２の消失モードと呼ばれるモードでは所定
の記号、例えば疑わしい記号（suspect
symbol）を無視することにより、無視された
記号に加えて１ビツト誤りを訂正できる。

本発明者達は一層拡大された誤り訂正特性を有
し、しかも多くの種々のカテゴリーのデータ処理
装置で使用できる誤り訂正符号のフアミリーが存
在することを見出した。而してこれら利点を十分
に引き出すために本発明データ処理装置は前記再
生手段に、 (a) 処理結果を受け取る第２の入力端子を有し、
これにパリテイ検査行列〔Ｒ〕＝〔Ｓ〕・〔Ｈ〕・
〔Ｔ〕を乗算して少なくとも（ｎ−ｋ）＝2t≧２
個のシンドローム記号を第２の出力端子に得、
ここで〔Ｓ〕は（mk×mk）ビツトから成る非
特異行列であり、行列〔Ｈ〕は恒等行列の形態
をしたｋ×ｋ個の記号の第１の部分行列と、行
列式が１＝a⁰に等しくないｋ×（ｎ−ｋ）個の
記号の第２の部分行列とを具え、ａのべきの形
で書いた記号の指数間の指の絶対値モジユロ
（2^m−１）が行列〔Ｈ〕の各夫々の列上及び各
夫々の行内で少なくともｍに等しく、他方
〔Ｈ〕の各（ｋ×ｋ）部分行列は非特異で、行
列〔Ｔ〕は行列に配置され、各々がｍ×ｍビツ
トから成るｎ×ｎブロツク内で（nm×nm）ビ
ツトから成り、ブロツクの各行と各列が専ら
「０」ビツトから成る（ｎ−１）ブロツクを具
え、各ビツト行と各ビツト列とが正確に一つの
「１」ビツトを含み、残りは専ら「０」ビツト
であるような第２の乗算手段と (b) 第３の入力端子と第３の出力端子とを有し、
第１の状態は全記号に亘る最小ハミング距離が
３であるか、又は全ビツトに亘る最小ハミング
距離が５である符号の一部を形成するものとし
て符号語を処理する「正規」モードを制御し、
ｎ個の夫々の第２の状態が夫々の第２の状態と
専属的に関連している符号記号に対する消失動
作を制御し、全ビツトに亘る最小距離が３であ
る符号の符号語を形成するものとして残りの符
号記号を処理するモードレジスタと、 (c) 処理結果を受け取るための第４の入力端子
と、シンドローム記号を受け取るための第５の
入力端子とを具え、またｋ個の符号記号の関連
部分セツトに基づいて再生されたデータ語を形
成するための第４の出力端子を具えるデータ再
生装置と、 (d) 第２の出力端子に接続されていてシンドロー
ム記号を受け取る第６の入力端子と、第３の出
力端子に接続されていてモードレジスタから状
態情報を受け取る第７の入力端子とを具え、ま
た第３の出力端子に接続されている第６の出力
端子と、シンドローム記号とモードレジスタの
状態とに基づいて誤りのない符号記号であるこ
とを表示する選択信号を供給し且つモードレジ
スタに対してセツト信号を供給する第７の出力
端子とを具える選択装置と、 (e) 入力端子が第４の出力端子に接続され、訂正
されたデータ語を選択する第７の出力端子を具
えるゲーテイング装置とを設けたことを特徴と
する。

殊に正規モードではこれにより一層拡大された
誤り訂正が実現できる。最小ハミング距離が５の
場合、これにより２個の任意の１ビツト誤りが訂
正できる。最小ハミング距離がこのような場合の
他に２個の動作モードが可能なことが知られてい
る。

(a) １個の１ビツト誤りの訂正と２個の別々の１
ビツト誤りの検出 (b) ４個の任意の１ビツト誤りの検出なおここで「任意」という言葉を用いたが、こ
れはここでは「任意に位置する」ことを意味する
ものと理解されたい。行列〔Ｈ〕は既に全てが組
織符号である相当な符号フアミリーを表わしてい
る。行列〔Ｓ〕を乗算することにより非組織符号
も得られる。行列〔Ｔ〕は所謂置換行列
（Permutation matrix）であり、そこでは行、
列及び記号内のビツトが置換されている。〔Ｓ〕
と〔Ｔ〕とが恒等行列である場合、元の符号は変
形されないで残る。

モードレジスタは前に検出された誤りに基づい
てセツトできる。一般に、ｎ＝４の場合モードレ
ジスタは５個の動作モードに対し少なくとも３ビ
ツトを含まねばならない。この解決法は殊に所謂
「ワイルド」（wild）論理と共に用いるのに適し
ている。正則論理（読み出し専用メモリとプログ
ラム可能な論理アレー）が好まれる場合は前記再
生手段に、 (a) 処理結果を受け取る第２の入力端子を有し、
これにパリテイ検査行例〔Ｒ〕＝〔Ｓ〕・〔Ｈ〕・
〔Ｔ〕を乗算して少なくとも（ｎ−ｋ）＝2t≧２
個のシンドローム記号を第２の出力端子に得、
ここで〔Ｓ〕は（mk×mk）ビツトから成る非
特異行列であり、行列〔Ｈ〕は恒等行列の形態
をしたｋ×ｋ個の記号の第１の部分行列と、行
列式が１＝a⁰に等しくないｋ×（ｎ−ｋ）個の
記号の第２の部分行列とを具え、ａのべきの形
で書いた記号の指数間の差の絶対値モジユロ
（2^m−１）が行列〔Ｈ〕の各夫々の列上及び各
夫々の行内で少なくともｍに等しく、他方
〔Ｈ〕の各（ｋ×ｋ〕部分行列は非特異で、行
列〔Ｔ〕は行列に配置され、各々がｍ×ｍビツ
トから成るｎ×ｎブロツク内で（ｎｍ×ｎｍ）
ビツトから成り、ブロツクの各行と各列が専ら
「０」ビツトから成る（ｎ−１）ブロツクを具
え、各ビツト行と各ビツト列とが正確に一つの
「１」ビツトを含み、残りは専ら「０」ビツト
であるような第２の乗算手段と (b) 第３の入力端子と第３の出力端子とを有し、
第１の状態は全記号に亘る最小ハミング距離が
３であるか、又は全ビツトに亘る最小ハミング
距離が５である符号の一部を形成するものとし
て符号語を処理する「正規」モードを制御し、
ｎ個の夫々の第２の状態が夫々の第２の状態と
専属的に関連している符号記号に対する消失動
作（消去動作）を制御し、全ビツトに亘る最小
距離が３である符号の符号語を形成するものと
して残りの符号記号を処理するモードレジスタ
と、 (c) 第２の出力端子に接続されていてシンドロー
ム記号を受け取る第８の入力端子と、第３の出
力端子に接続されていてモードレジスタからの
状態情報を受け取るための第９の入力端子とを
具え、またコレクタ信号（corrector signal）
を供給するための第８の出力端子と、誤り表示
記号を供給するための第９の出力端子とを具
え、後者の出力端子がモードレジスタの第３の
入力端子に接続されている誤り判定手段
（correction determining means）と、 (d) 少なくとも処理結果のデータ記号を受け取
り、それをコレクタ信号にmod2加算し、第10
の出力端子に訂正されたデータ語を供給する第
10の入力端子を具える訂正手段とを設ける。こ
れらの２個の解決法は密接な関係にあり、全て
の符号に対し等しく適用できる。一つの記号内
の多重ビツト誤りが殊に、例えば、マルチプレ
クサ計算機システム内でのプロセサ誤りによる
惹き起こされることが判明している。しかし、
１ビツト誤りはしばしばメモリの誤動作により
生ずるもので一時的な性格なものである（所謂
「ソフト誤り」）。注意すべきことは前述した定
義で記号値０＝a^hの指数「ｈ」の値は「負の無
限大」を意味することである。

ｎ＝４ｋ＝２の場合行列〔Ｈ〕をaⁱを原始既
約的項式π（ｘ）＝x⁴＋ｘ＋１により生成したガロ
ア体GF（2⁴）の元とした時の［H₁］＝a⁰ ０ a⁶ a¹⁰ ０ a⁰ a¹⁰ a⁶ と、a^jを原始既約多項式n′（ｘ）＝x⁴＋x³＋１によ
り生成したガロア体GF（2⁴）の元とした時の［H₂］＝a⁰ ０ a⁵ a⁹ ０ a⁰ a⁴ a⁵ とから選ぶと好適である。このようにすれば冗長
度が限られている場合でも多様な１記号誤り及び
１ビツト誤りが訂正できる。

モードレジスタがｎビツトを含み、その各々が
符号語内で夫々の符号記号に専属的に割り当てら
れていてそれに対する消失モードを制御するよう
に構成すると好適である。このようにするとモー
ドレジスタのエンコーデイングとデコーデイング
とが簡単になる。

少なくともｎ個のビツト位置を具える誤りレジ
スタを設け、この誤りレジスタが第11の入力端子
を具え、この第11の入力端子がモードレジスタの
第３の入力端子に並列に接続されていて、記号内
に訂正可能な誤りを検出した時、誤りレジスタの
関連位置に蓄わえられることになつている記号イ
ンデイケータを受け取り、これらの受け取られた
記号インデイケータが記号流の論理OR関数によ
り連続的に蓄わえられている記号インデイケート
と組み合わされ、誤りレジスタが更新兼制御装置
に接続されるための第11の出力端子と、この制御
装置からリセツト信号を受け取るためのリセツト
入力端子とを具えるように構成すると好適であ
る。このようにすると誤りの短期合図（short−
term signalling）に加えて長期合図（long−
term signalling）も更新できる。疑わしい場合
は符号語内で所定の順番を有する記号の信頼性に
関して一層洗練された判定が与えられる。

モードレジスタが付加的なデータ入力端子と、
制御装置から制御語を受け取り、ゲーテイングモ
ードでデータ処理装置を誤りを訂正されずに残つ
ているｋ個の符号記号に基づいて（ｎ−ｋ）個の
符号記号を選択的に消失することによりデータ語
を再生するように制御する負荷制御入力端子とを
有するように構成すると好適である。このように
すればデータ処理装置は（ｎ−ｋ）個の符号記号
即ち符号記号位置に多少とも永久的な信頼できな
いデータがあつても仕事を続行できる。

正規モードで多重ビツト１記号誤りを検出し、
これに応じてモードレジスタを消失モードに切り
替え、次にこの多重ビツト１記号誤りが発生した
のと同じ記号数の符号記号を消失させる検出器を
設けると好適である。このような多重ビツト記号
誤りを信頼できない符号記号位置を示すのに使用
すると有利であることが判明している。

また本発明に係る符号を用いれば各サブシステ
ムが自己のモードレジスタと、自己の誤りレジス
タとを具え、符号記号の処理を制御し、検出され
た誤りを一時的に蓄わえる場合に現在の技術水準
のマルチプロセサシステムが拡大されて有利であ
る。こうすれば装置全体の動作を止めなくても多
少とも長い期間の可成り大きな部分が相当な誤り
を示すことができる。

図面につき本発明を詳細に説明する。

使用される符号の説明使用される符号は記号訂正特性の観点から選ば
れている。一つの記号は一定数、例えばｍビツト
から成り、従つて2^m通りの異なる値をとり得る。
この2^m個の記号の組は一つのガロア体GF（2^m）を
形成し、これに対し代数演算が定義される。例え
ば「インフオメーシヨンアンドコントロー
ル」第61巻（1963年）第79〜98頁にのつているテ
ー・シー・バルテー（T.C.Bartee）の論文を参
照されたい。第１図はガロア体GF（2⁴）の16個の
要素を一方では巾系列の形で表わし、他方ではビ
ツト群の形で表わしたものである。これらのビツ
ト群は原始既約多項式π（ｘ）＝x⁴＋ｘ＋１により
形成される。この場合、また他の多くの場合でも
そうであるが、このような多項式はいくつかあ
る。例えば上式の代りに多項式π′（ｘ）＝x⁴＋x³＋
１からガロア体GF（2⁴）を形成することもでき
る。なお要素（0000）は０と称し、要素a⁰＝
（0001）は１と称する。

こゝに述べる実施例ではデータ語は各４ビツト
から成る２個の記号から成つている。（冗長）符
号語は各４ビツトから成る４個の記号から成る。
この符号につき第２図は各元が各々４ビツト記号
から成る生成行列〔Ｇ〕とパリテイ検査行列
〔Ｈ〕とを示している。パリテイ検査行列〔Ｈ〕
に２×２個の記号の非特異行列（non−singular
matrix）〔Ｓ〕を乗算して〔Ｓ〕・〔Ｈ〕を作ると
元のパリテイ検査行列〔Ｈ〕と同じ符号に対する
特性を与える変換パリテイ検査行列が生ずる。

こゝで次のような符号語の変数を定義する。
Wsは符号語の記号重み、即ち、符号語の、記号
０（0000）に等しくない記号の数である。Wbは
記号のビツト重み、即ち、記号の、０に等しくな
いビツトの数である。変数d_sは符号の記号重み、
即ち全ての符号語に亘つて最小の記号重みであ
る。この点では符号語（００００）及び記号０
（0000）は許されるものとみなす。しかし、符号
語（００００）が生起しても符号の記号重みには
影響がなく、影響があるのは他の符号語だけであ
る。

また、線形符号だけを考える。これは２個の符
号語のmod2の和がもう一つの符号語を作ること
を意味する。従つて、最小記号重みと最小符号距
離とは同じである。これはこの分野の代表的なテ
キストであるダブリユー・ダブリユー・ペターソ
ン（W.W.Peterson）他の「エラーコレクテイ
ングコーヅ」（Error correcting codes）、
MIT、ボストン、第２版、1971年に記載されて
いる。

この符号は次の性質を有する。

１パリテイ検査行列〔Ｈ〕の全ての（２×２）
部分行列（submatrix）は非特異であるから、
符号の記号重みd_sは３以上である。これは全て
の場合において、１個の任意に乱された記号を
完全に訂正できることを意味する。

２全ての記号のビツト重みが１に等しい場合
（記号０を別として）記号重み４を有する符号
語はない。

全ての符号語は下記のように書き表わせる。

Ｃ→＝（aⁱ、a^j、a⁷⁺ⁱ＋a^11+j、a¹¹⁺ⁱ＋a^7+j）こゝでｉ、ｊの全ての組み合わせに対し、０
≦ｉ、ｊ≦３が成立し、第３と第４の記号につ
き記号重みが１となる場合はない。これが正し
くないとすると、ｉ、ｊ〓｛０、１、２、３｝
として一対の値ｉ、ｊが存在する（ｉ≠ｊ）。

従つて、 a⁷⁺ⁱ＋a^11+j∈｛a⁰、a¹、a²、a³｝ a¹¹⁺ⁱ＋a^7+j∈｛a⁰、a¹、a²、a³｝全ての可能性を完全に書き出した時このよう
な組み合せは存在しないことが明らかとなる。
それ故、記号重み４の場合は少くとも１個の記
号が２以上のビツト重みを有する。

３２個又は３個の記号が１に等しいビツト重み
を有し、記号重みが３に等しい符号語はない。
生成行列から結論されることは記号重みが３に
等しい全ての符号語は次のように書き表わせる
ことである。

（０、aⁱ、a¹¹⁺ⁱ、a⁷⁺ⁱ）（aⁱ、０、a⁷⁺ⁱ、a¹¹⁺ⁱ）（a⁴⁺ⁱ、aⁱ、０、a⁹⁺ⁱ）（aⁱ、a⁴⁺ⁱ、a⁹⁺ⁱ、０）こゝでｉは（15を法とする）任意の値をとり
得る。即ち、ｉ∈｛０、１、２…14｝。ａの指
数間の差から直接結論されることは、指数の一
方が値０、１、２又は３をとるならば、他の二
つはこれらの４個の値をいずれもとれないこと
である。

このようにして２個の１ビツト誤りに関する全
ての場合を互に区別できる。こうでない場合は２
個の異なる場合において乱された符号語がパリテ
イ検査行列（Ｈ）を乗算した後同一のシンドロー
ムを与える。換言すれば、この時２個の異なる誤
りベクトルのビツト流（bit−wise）mod2の和が
一つの符号語を形成する。蓋し、後者はパリテイ
検査行列を乗算した後零シンドロームを生ずるべ
きことになるからである。これは生ずるにしても
下記の場合だけ生ずる。

(a) 符号語の記号重みが２である（同一記号位置
でツーバイツーの１ビツト誤り）。

(b) 符号語の記号重みが３であり、そのうちの２
個の記号がビツト重み１を有する（同じ記号位
置に２個の１ビツト誤りがあり、他は夫々の他
の記号位置にある。） (c) 符号語の記号重みが４である（全ての記号が
ビツト重み１を有し、夫々の異なる記号位置に
全部で４個の１ビツト誤りがある）。

しかし、これらの場合はいずれも起こらない。
従つて、２個の任意の１ビツト誤りを何時でも訂
正できる。

下記の場合だけ１記号誤りが２個の１ビツト誤
りと同じシンドロームを生ずる可能性がある。

(a) 記号重みが２に等しい。

(b) 記号重みが３に等しく、２個の記号がビツト
重み１を有する。

しかし、これらの場合はいずれも生じない。従
つて１個の任意の記号及び２個の任意の１ビツト
誤りを何時でも訂正できる。

また誤りの位置が知られているが、誤りの大き
さが判からない符号記号を消失する際１個の１ビ
ツト誤りを訂正できる。これは同一記号の消失の
時２個の異なる１ビツト誤りが同一シンドローム
を生ずる場合には不可能であろう。これはあると
しても下記の場合だけである。

ａ符号語の記号重みが２に等しい。

ｂ符号語の記号重みが３に等しく、２個の記号
が１に等しいビツト重みを有する。

しかし、これらの場合はいずれも生じない。従
つて消失モードでもこの１ビツト誤りの訂正が可
能である。

第３図は同一行列を乗算することにより上述し
た魅力的特性を有する全てのパリテイ検査行列を
得る全ての可能性を示したものである。他の（２
×２）行列も乗算に使用することができるが、こ
れは組織符号を与えない。このような符号は正確
に同一の誤り訂正特性を有するが、それを具体化
するには付加的要素を必要とする。また、それ故
同一の誤り訂正特性を有する同じ符号フアミリー
のメンバーは次のことにより見つけることができ
る。

ａ符号語内での符号記号の順序の交換。

ｂ夫々の符号記号内での符号ビツトの順序の交
換。

ｃビツト行列として書いたパリテイ検査行列
〔Ｈ〕に式〔Ｔ〕・〔Ｈ〕に従つて８×８ビツト
から成る非特異行列〔Ｔ〕を乗算すること。

ｄガロア体GF（2⁴）の16個の要素上にａの指数
系列の固有の像を持つ他の原始既約多項式から
出発すること。

所望とあらばこれらの変形例の１個（又は複数
個）を組み合せて同一符号フアミリーの他のメン
バーを生成することができる。

こゝに述べた拡大された符号フアミリーはそれ
故ｎ＝４、ｋ＝２及びｍ＝４（データ語が４ビツ
トからなる２個の記号から成り、冗長度が２で、
符号語が４個の記号から成る）の場合に前述した
特性を有する唯一つのフアミリーである。

デコーダの説明このような符号に対するエンコーダはデータ語
に生成行列（これは簡単にパリテイ検査行列から
導びかれる）を乗算することを含む。而してこの
乗算は例えば読み出し専用メモリ（ROM）によ
り行なうことができる。デコーダはもつと複雑で
ある。第３図の組織符号を用いれば何時でもデー
タ語を２つの（ｋ）個の乱されていない符号記号
の任意の組から再構成できることが判つている。
デコーダを構成するのにこの原理を用いると有利
である。

第４図は先ず生成行列（第３図第２行）により
データ記号d₀，d₁から符号記号c₀，c₁，c₂，c₃を
形成することを示す。また２個の符号記号の（⁴ ₂）
＝（ⁿ _k）＝６個のフイージブルな組の形成と、逆生
成行列を用いて符号記号の夫々の組からデータ記
号を再構成することが示されている。

誤り位置を見出すためには先ず受け取られた乱
されている可能性のある符号記号の組にデコーダ
内で展開されたパリテイ検査行列〔Ｑ〕を乗算す
る。この行列〔Ｑ〕を第５図に示すが、これは元
のパリテイ検査行列に補助行列〔Ａ〕を乗算する
ことにより得られる。この補助行列〔Ａ〕は下記
の条件に基づいて得られる。

１〔Ａ〕の全ての２×２部分行列は非特異であ
り、従つて行列〔Ｑ〕の２行の任意の組み合せ
は符号を定めるためのパリテイ検査行列として
用いることができる。

２行列〔Ｑ〕の各行は唯一つの０を含む。

３行列〔Ａ〕の行は第４図に示す態様でデータ
記号を計算するのに用いることができる。

行列〔Ａ〕の選択に当つてはこゝに述べられた
制限の下に種々の可能性が存在する。

第６図はデコーダのブロツク図である。符号記
号は直列、並列又はその混合形態で入力端子１０
０に入る。ブロツク１０２はシンドロームフオー
マーであり、こゝで符号語に図示したように行列
〔Ｑ〕が乗算される。この結果各々が１個の符号
記号に対応するシンドローム記号S0、S1、S2、
S3が得られる。符号記号が乱されていない時は
シンドロームは零に等しく、補助行列〔Ａ〕の使
用は何の影響も与えない。次のケースが起こるこ
とが判明している。

(a) 正規モードで誤りが起こらなかつた時は全て
のシンドローム記号が値零（０）を有する。

(b) 正規モードで符号記号位置ｉ（ｉ∈｛０、１、
２、３｝）に１個の誤りが生じた場合、シンド
ローム記号S_i＝０となる。他の全てのシンドロ
ーム記号は零に等しくない。

(c) 符号記号位置ｉ、ｊ（ｉ≠ｊ）で２個の１ビ
ツト誤りが生ずる時、関連シンドローム記号は
下記の制限により示される。

S_i∈｛a^v、a^v+1、a^v+2、a^v+3｝ S_j∈｛a^w、a^w+1、a^w+2、a^w+3｝こゝでa^v＝h_ij、a^w＝h_jiであり、h_ijは行列
〔Ｑ〕の行ｉ及び列ｊの元である。誤りロケー
タは全ての場合にこれらのデータから正確に決
めることができる。例えば、符号記号Ｃ３及び
Ｃ２が乱されている時はシンドロームＳ３及び
Ｓ２は組（a⁰、a¹、a²、a³）の２つの元とな
る。そして逆も成立する。

シンドローム記号に対する上記関係の一つを満
足できない組み合せは正規モードでは訂正できな
い。しかし、シンドローム記号に対する上記関係
の一つを満足する組み合せでも訂正できない誤り
又は検出すらできない誤りによることもあり得
る。

消失モードで動作している時は、例えば符号記
号位置に誤りと考えられた符号記号があつてもこ
の符号記号は無視される。符号語内で更に誤りが
生じない時はシンドローム記号S_i＝０となる。符
号記号位置ｊで１個の１ビツト誤りが生ずる時は
次の関係が成立する。

S_i∈｛a^v、a^v+1、a^v+2、a^v+3｝こゝで前に定義したところに従つてa^v＝h_ijであ
る。このようにして第６図のブロツク１０２は各
符号語に対し関連出力端子に４個のシンドローム
語Ｓ０，Ｓ１，Ｓ２，Ｓ３を形成する。そしてこ
れらのシンドローム語はブロツク１０４と１０６
に加えられる。

ブロツク１０４はデータ再構成装置であり、こ
の目的でこれは４個のシンドローム記号と、入力
端子１００の（乱されている可能性がある）符号
記号とを受け取る。ブロツク１０４では乱されて
いないとみなされている符号記号の異なるサブセ
ツトに基づいて（ⁿ _k）＝６通りのデータ語が形成さ
れる。斯くして符号記号Ｃ２とＣ３とだけに基づ
くデータ語Ｙ３２が出力導線１０８に現われる。
同じことはブロツク１０４の他の出力導線につい
ても云える。ブロツク１０６では受け取られた４
個のシンドローム記号から６個の記号（第７ｂ
図）が導びかれ、ブロツク１０４により再構成さ
れた６個のデータ記号のうちのどれが乱されてい
ない符号記号であるかを示す。第７ａ図は第５図
の行列〔Ｑ〕の二進表示を示す（このような変換
行列の二進表示は普通に行なわれる）。各「１」
ビツトは排他的論理和操作により最終結果に考慮
に入れるべき項を表わす。

第８図は夫々の組み合せを示す。明らかにデー
タ記号はデータ記号と符号記号のビツト流の加算
（mod2）による受信された符号記号と、２個の付
加的関数t1＝（a¹¹c₃＋a⁴c₁）及びt2＝（a⁴c₃＋a⁸c₀）
とにより再構成することができる。後者の二つの
関係は第７図に示した表現に従つてブロツク１０
４で作られる。

以下にブロツク１０４により形成された６個の
記号対から適当な対を選択する手法を示す。信号
はブロツク１０６で生ずる。第９図はどんなシン
ドローム記号の論理関数が形成されるかを略式図
示したものである。例えば、シンドローム記号Ｓ
１が組（a⁴、a⁵、a⁶、a⁷）の一部を形成しなけれ
ばならない時はこのシンドローム記号をビツト流
に第１図のガロア体GF（2⁴）の４個の関連要素の
各々と比較する。この条件は既に２個の１ビツト
誤りについて述べてある。この条件が足される時
第９図の対応する出力信号ビツトが「真」とな
る。

デコーダは９通りの異なるモードで動作でき
る。正規モード、RMと称する。

消失モード、無視される符号記号「３」：EM3 〃〃「２」：EM2 〃〃「１」：EM1 〃〃「０」：EM0 符号記号３と２についてのゲーテイングモード
：MOS32 〃３と１〃：MOS31 〃３と０〃：MOS30 〃２と１〃：MOS21 〃２と０〃：MOS20 〃１と０〃：MOS10 第６図の要素１１０は制御兼信号レジスタであ
る。第１０図は４ビツトモードレジスタと必要な
デコーデイングとを具える例を示す。第１１図は
信号ｐ及びｑ並びに形成さるべきモード信号が満
足すべき基準と、これまた４ビツトを含む誤り合
図レジスタを満たすことを示す。使用されている
略号は次の意味を有する。

EE：関連符号記号が消失する BE：１ビツト誤りの生起 DBE：２ビツト誤りの生起 SSE：１記号誤りの生起 NE：誤りなし（即ち誤りが検出されない）文字の後のインデツクスは消失又は誤りの位置
が関係する符号記号の数を示す。変数ｐ及びｑの
欄にある「１」は関連変数がこの値を有する必要
があることを示す。「０」は関連変数が値「１」
を有してはいけないことを意味する。因果関係が
ない時は指示が与えられていない。また、q_ij＝p_ji
＝１であれば他の変数は全てq_kl≠１である。

本例では、誤りは実際には訂正されないが、デ
ータ記号の再生の基礎となる適当な符号記号対が
誤り位置決めにより選択される。訂正可能な誤り
は各々一度だけ表の中で起こる。NE（誤りなし）
のケースは２回ある。従つてシステムは第１の２
個の符号記号ｙ１０を並列に使うこともできる
し、最后の２個の符号記号ｙ３２を並列に使うこ
ともできる。これは第６図のANDゲート１１２
〜１２２の中でANDゲート１１６及び１１８が
導通することを意味する（これらのANDゲート
は各々８ビツトの幅に亘つて動作する）。これは
インターフエースユニツト１２４が８ビツト幅の
出力端子１２６の各ビツト線毎に６個の入力端子
を有する一つのORゲートを具え、これらの入力
端子の各々がANDゲート１１２〜１２２の異な
る一つから給電されるためである。誤りがなけれ
ば２つの結果ｙ３２とｙ１０は同一である。この
「NE」の場合の二重の判定は他の解決法に比べ
て部品と時間を節約する。

第１２図はデータｙ３２，ｙ３１，ｙ３０，ｙ
２１，ｙ２０，ｙ１０から夫々選択する時満たす
べき条件を示したものである。これらの条件は第
１に第１１図の表から直接続く積の和として示し
てある。次に、各々和の項の積として示した。こ
の変換はまた信号RM、EM_i及びMOS_ijが離接し
ている、即ち任意の瞬時においてこれらの11個の
信号のうち一つだけが真であり得るという特性を
利用している。これらの書き直された関数は少い
部品と小さい信号遅延時間とで実現できる。第６
図のANDゲート１１２〜１２２に対する制御信
号を形成するための夫々の回路を第１３，１４，
１５，１６，１７及び第１８図に示す。そして第
１９図にモードレジスタの内容にのみ依存する関
数の部分を示す。

第６図の要素１１０の一部を形成する誤りレジ
スタは下記の情報を含む。

(1) 誤りがない場合は誤りレジスタは専ら零を蓄
わえる。

(2) 一つの１ビツト誤り又は一つの１記号誤りが
生じた時は、誤りレジスタは関連符号記号を指
示する唯一つの「１」を蓄わえる。

(3) ２個の１ビツト誤りが生じた時は誤りレジス
タは関連符号記号を指示する２個のデータ
「１」を蓄わえる。

(4) 消失モードでは誤りレジスタは１ビツト誤り
が生じている符号記号に対する「１」を蓄わ
え、誤りレジスタの全ての他のビツトは零とな
る。

(5) 検出可能ではあるが、訂正不可能な誤りが生
じた時は誤りレジスタの全てのビツトは「１」
にセツトされる。

このように誤りレジスタは実際の誤り又は過去
の誤りを合図するのに役立つ。しかし、モードレ
ジスタは実際の動作モードを（協働）制御するこ
とゝ、データｙ３２……ｙ１０から選択するのに
役立つ。本例では両方のレジスタが符号語内の符
号記号と同数のビツト位置を具える。しかし、他
の選択も可能である。例えば、８ビツトの二重長
誤りレジスタでは一方の半部を１ビツト誤りを合
図するのに用い、他方の半部を１記号誤りを合図
するのに用いる。しかし、この拡張された例につ
いてはこゝでは詳細に触れない。

このようにして毎回誤りレジスタに誤り信号テ
トレード（tetrade）が供給され、ビツト流に既
に蓄わえられている情報と組み合わされる。これ
は同一符号語内の二重１ビツト誤りから２個の異
なる符号語内で（順次に）生起する１記号誤りを
区別することができないことを意味する。これは
文句のないところである。蓋し、誤りレジスタは
外部への合図に用いられるのであつて、直接制御
するのに用いられるのではないからである。誤り
レジスタに供給すべき語は第１１図（最右端の
欄）に示した。これはモードレジスタの内容と、
前述した基準と、誤りのタイプとの間の関係を示
す。選択関数は既に第１１図の表から導びいてあ
る。これらの関数はデータ語の（６通りの可能な
ものうち）どれを用いるべきかを示す。誤りレジ
スタの内容は一部これらの選択関数により決ま
る。誤りレジスタの第１と、第２と、第３と、第
４のビツトが順次に「１」に等しくなる条件を第
２０ａ…２０ｄ図に示した。これらのビツトは検
出可能であるが誤り訂正できない誤りである場合
は全部「１」にセツトされる。しかし、この関連
条件は第２０ａ…２０ｄ図には示していない。こ
れらの条件は選択関数から導びかれる。

第２１ａ…２１ｆ図は夫々第１３，１４，１
５，１６，１７，１８図に示した構成から導びか
れるべき関数を示す。この目的でまた変数RM、
EM_i及びMOS_ijが相互に離接していて、任意の所
定の瞬時にこれらの変数の高々１つだけが値
「１」をとることができるという性質を利用して
いる。

第１０図の表から導びける次の関数を使用する
こともできる。

こゝでM₀…M₃は関連モードレジスタビツトの
値を示す。変数の上の横棒は反転された値を示
す。例えば、（34）−（第１２図）、（35）−（第２０
図）、（40）−（第２１図）の比較から下記の条件の
下で値「１」を誤りレジスタのビツト位置「０」
に印加すべきことを導びける。

（RM＋EM1）・SEL01・SEL10 ＋（RM＋EM2）・SEL02・SEL20 ＋（RM＋EM3）・SEL03・SEL30＝１上述した表現と組み合わせることにより第２２
ａ…２２ｄ図に示した条件が得られる。これらの
図は誤りレジスタの他の３個のビツトに対応する
表現も示している。

第２３図は12個のANDゲート（＆）、４個の
ORゲート（OR）２２４…２３０、及び１個の
NORゲート２３２を用いて作つたセツト条件形
成回路を示したものである。この誤りレジスタは
４個のデータフリツプフロツプ２３４〜２４０を
具えているが、そのクロツク制御は示していな
い。これらのフリツプフロツプはまたリセツト入
力端子も具えるが、これは図示していない。デー
タフリツプフロツプの古い内容と新らしい誤り表
示語との間のOR機能の形成はORゲート２４２
〜２４８により実現される。検出可能であるが訂
正できない誤りが生ずる時全てのシンドローム記
号Ｓ０，Ｓ１，Ｓ２，Ｓ３は零と異なる。他方
（前段のOR機能により）「１」ビツトが誤りレジ
スタに加えられることはない。これは前に導びい
ておいた関数は（値「１」を形成することによ
り）訂正可能な誤りとだけ応答するという事実に
基づいている。この事実は検出可能ではあるが、
訂正できない誤りを合図する関数を導びくのに利
用される（明らかに、検出不可能な誤りはシステ
ムの応答を起こさせない。）それ故、第２２図の
４個の関数が全て真でなく、また関数Ｐ２及びＰ
３が値零を有するならば、（出力信号が発生する）
NORゲート２３２を介して論理「１」が誤りレ
ジスタの全てのビツト位置に加えられる。この誤
りレジスタは短時間更新装置として用いると魅力
的であり、いくつかの最近の誤りがそこに表示さ
れる。代りに後述するようにこの誤りレジスタを
データ処理装置で使用することもできる。この誤
りレジスタは監視装置により周期的に読み出さ
れ、リセツトされる。後に明らかになるようにこ
れは直接モードレジスタの内容に影響することは
ない。監視装置は例えばソフトウエア制御の下に
動作する。この時誤りレジスタの内容は例えば長
時間更新に用いることができ、所定の時間に亘つ
て生起する誤り表示の数は各符号記号につき加算
される。和が最小な符号記号はこの時最も信頼で
きるものと評価され、これらの記号がゲーテイン
グモードで使用される。訂正できない誤りの合図
（ゲート２３２）は割り込み信号を発生したり最
試行を制御するのに用いることができる。このよ
うな再試行はデータ処理装置では普通に行なわれ
る。このような再試行に必要な副動作は装置の種
類や実際のデータ処理に依存するが、説明を簡明
ならしめるため、こゝでは詳しくは述べない。

第２４図は本発明が具体化されている計算機シ
ステムを示す。サブシステムの相互間の結線は一
部欧州公開特許願第0031183号明細書（特開昭56
−97158号）に開示されている。しかし、これは
余り効果的でない誤り訂正符号を用いている。デ
ータ語は８ビツトから成るが、これは４ビツトか
ら成る２個の記号とみなされる。図示した４段シ
ステムでは各データ語は各プロセサで処理され、
関連メモリ又はサブ計算機の出力端子で毎回４個
の符号ビツトとして現わされる。データ語はライ
ン６２，６４，６６，６８に現われる。そしてこ
れらのデータ語は夫々のプロセサ要素１２，１
４，１６，１８で処理される。これに対する応答
としてプロセサ要素はライン９０，９２，９４，
９６にデータ語を出力し又はライン７０，７２，
７４，７６にアドレス語を出力する。各関連メモ
リ毎に既知のメモリ操作ユニツト（図示せず）を
設けることもできる。局部メモリ２８，３０，３
２，３４はアドレスデコーダ２７，２９，３１，
３３を介してアドレスされる。各符号発生器２
０，２２，２４，２６で受け取られた各８ビツト
データ語から４ビツト符号記号が作られる。１個
のデータ語から作られた２個の符号記号が一緒に
なつて一つの符号語を形成する。読み出された符
号記号は読み出しアンプ３６，３８，４０，４２
で再生される。この再生は代りにメモリ内に中間
記憶させることなく実現できる。符号記号は全て
全てのレジスタ４６，４８，５０，５２に与えら
れる。これらのレジスタは再生装置即ちデコーダ
５４，５６，５８，６０に接続し、符号語からデ
ータ語を再生し、ライン６２，６４，６６，６８
に出力する。要素４６，５４，１２，２８及び３
６の組み合せは単一の別個の誤り分離区域内に含
まれる。他の区域についても同様である。２個の
異なる誤り分散区域内の誤りは独立であるとみな
す。多くの場合各誤り分離区域が例えば別体のプ
リント回路板及びその上の部品又は代りに別体の
集積回路をカバーするならば多くの誤りのカテゴ
リーにつきこの条件は満足される。図示した回路
は４個の夫々の誤り分離区域を形成する。しか
し、これらの４個の誤り分離区域の動作の同期に
ついては簡明ならしめるため省略した。プロセサ
は関連プログラムに従つて動作する。関連誤り分
離区域内のサブシステムの構成は符号発生器２
０，２４，２６，２８を除いて類似している。符
号発生器は各々異なるアルゴリズムを実行し、８
ビツトデータ語から４個の夫々の符号記号を形成
する。また、データ再生装置５４，５６，５８，
６０の制御も計算機システムの制御モードに依存
して異なることがある。周辺装置との可能なイン
ターフエースについての説明は前記欧州国特許願
第0031183号（特開昭56−97158号）を参照された
い。

データ再生装置は第６図につき述べた原理に従
つて構成することができる。消失モード時では選
択可能な誤り分離区域（FIA）の全ての装置を無
視できる。任意の２個の位置にあるビツト誤り又
は１個の記号誤りを訂正できる正規モードはメモ
リ内で起こる誤りの訂正に非常に良く適している
ことが判明している。これらの誤りは通常相互に
独立で、またしばしば「ソフトエラー」と呼ばれ
る。全部の記号を信頼できないようにする記号誤
りは通常故障したプロセサによりひき起こされ
る。このような記号誤りは通常永久的であること
が判明している。しかし、この計算機システムで
はこれらを直ちに修繕する必要はない。蓋し、デ
コーダは消失モードに切り替えることができるか
らである。しかし、この方針は１個の記号誤り
（１つの記号内には２ビツト以上ある）と別の１
ビツト誤りが同時に起こるかもしれないという新
しい危険を伴なう。これは正規モード（RM）で
動作している時訂正することができない。それ
故、できるだけ早く正規モードから消失モードへ
切り替えることが重要である。この切り替えは下
記の条件の下でなされる。

(a) 装置は以前正規モードにあつた
（M₀M₁M₂M₃＝0000）。

(b) ビツト重みが少なくとも「２」である１個の
記号誤りが生じた。

符号記号Ｃ３の場合条件(b)は次式が成立する時
満足される。

s3＝０→p3＝１ s1〓｛a⁰、a¹、a²、a³｝；q₁₃＝０ s1≠０→p1＝０ RM＝1. （第１と第３の条件は１記号誤りを作る；第２の
条件の反対は１ビツト誤りを作る）。それ故条件
は下記の通りである。

RM.p3.1．13＝1. 他の符号語についての条件は下記の通りであ
る。

C2：RM.p2.1．12＝１ C1：RM.p1.2．21＝１ C0：RM.p0.2．20＝１また、第２４図の各誤り分離区域は別個の誤り
レジスタ１４８，１５０，１５２，１５４を具
え、これが関連デコーダ５４，５６，５８，６０
からの出力信号で制御され、出力信号が中央制御
装置４４に送られる。最后にこゝには中央制御装
置からの誤りレジスタに対する関連リセツトライ
ンが示されている。これらの制御ラインの多重性
は示されていない。また、第２４図の各誤り分離
区域は夫々４ビツトのモードレジスタ１４０，１
４２，１４４，１４６を具える。これらのモード
レジスタは関連デコーダ５４，５６，５８，６０
からの出力信号で制御される。各モードレジスタ
の内容が関連デコーダの動作モードを制御する。
また、誤りレジスタの設定は関連モードレジスタ
の内容によつても協働制御される。この関係は付
加的矢印により示されている（斯くして第２３図
の回路の部分は第２４図の誤りレジスタ内に位置
することになる）。最后に、各モードレジスタは
中央制御装置４４から制御信号を受け取る。これ
らの制御ラインの構成については後述する。誤り
のない状態では、全ての分離区域内で同一プログ
ラムが実行される。これは正規モードでも成立す
る。しかし、或る誤り分離区域で組織的乱れが生
ずると、これから生ずる多くはビツト重み２を有
する記号誤りが他の分離区域で検出され、これら
の分離区域が消失モードに切り替えられ、故障し
ている分離区域はも早や考慮に入れられなくな
る。故障している分離区域自体では信号を絶対に
正しくする必要はない。（例えばモードレジスタ
の故障により）完全に異なる制御が行なわれる可
能性がある。しかし、装置は３個の他の誤り分離
区域のお蔭で全体として正しく動作し続ける。

第２５図は４ビツトモードレジスタと関連制御
回路を示す。状況信号は４個のANDゲート２５
０…２５６により関連モードビツトにつき作られ
る。これらの状況信号はORゲート２５８…２６
４を介して４個のデータフリツプフロツプ２６６
…２７２により形成されるレジスタ本体に送られ
る。これらのデータフリツプフロツプのクロツク
制御については別に図示していない。出力データ
はNORゲート２７４内で組み合わされ、その出
力信号（RM）が正規モードを示す。回路は更に
付加的制御入力端子２７６と４ビツトデータ入力
端子２７８とを具える。４個のANDゲート２８
０〜２８６を用いて例えば第２４図の制御装置の
その時のソフトウエアの制御の下にランダムな外
部情報を入力できる。例えば検出された誤りの長
期更新の影響の下にゲーテイングモードをイニシ
エイトできる。

モードレジスタビツトについての状況信号も第
１３図〜第１８図で形成された関数SEL_ijから導
びかれる。例えばフリツプフロツプ２６６につい
て云えば RM.p3.1．SEL₁₃＝RM.p3.1（p13＋EM3
＋MOS20）＝RM.p3.1．13．3、20＝
RM.p3.1．13 （例えばRM＝1EM3及びMOS20が零に等しい）。
この時制御入力端子２８８上の「１」信号はイネ
ーブル信号として働らく。この信号は例えば全て
の検出信号（P_i、SEL_ij）が休止になつた時のよ
うに所定のデータ処理相でだけ形成することがで
きる。

第２６図はデコーダについての第１の変形例を
示す。これは予じめプログラムを組んである読み
出し専用メモリ（ROM）を用いる。先ず排他的
論理和マトリツクス３００で16ビツト符号語から
８ビツトシンドロームを形成する。このシンドロ
ームは誤りについての完全な情報を含む。それ故
読み出し専用メモリ３０２により８ビツト訂正語
を形成できる。この訂正語はビツト流にmod2で
加算されて２個のデータ記号を作り３０４、乱さ
れていないデータ語を再構成する。また誤りレジ
スタ３０６に加えるべき４個の信号ビツトも同時
に形成する。装置は異なるモードで動作できるか
ら読み出し専用メモリはモードレジスタ３０８か
ら４ビツトを受け取ることもしなければならな
い。蓋し、シンドロームの翻訳はモードにより協
働決定されるからである。それ故読み出し専用メ
モリ12ビツトの2¹²語の容量を持つ必要がある。
第２５図はまたパリテイ検査行列の二進形態のも
のも示している。これは38個の２入力排他的論理
和ゲートにより具体化できる。これらのゲートが
樹状構成されている時はこの行列の具体化により
唯３個のゲート遅延時間の遅延が入つてくるだけ
である。モードレジスタと誤りレジスタの相互作
用は第２３図と同じ態様で行なわれるが別に図示
してはいない。モードレジスタ３０８の他の制御
も別に図示してはいない。

代りに他の読み出し専用メモリを用いてパリテ
イ検査行列を作ることも可能である。この目的
で、パリテイ検査行列の不一致部（第２６図の上
右側）だけを用いる。

（Ｓ→）＝a⁶ a¹⁰ a¹⁰ a⁶・c₁ c₀ この結果をc₃，c₂（排他的論理和）に加え、２
個の記号結果Ｓを作る。後者は正確に第２６図に
示すように用いられる。符号はまた一層長いデー
タ語として用いることもできる。例えば、16ビツ
トデータ語は直接４ビツトから成る４個の記号に
分割することもできる。そしてこれらの記号は何
時も対をなして処理される。明らかに、装置をい
くつかの誤り分離区域に分割するのにも多様な変
形例がある。また上述した方法は高々４ビツトか
ら成る記号に限定されるものではない。

【図面の簡単な説明】

第１図はガロア体GF（2⁴）の16個の元を示した
説明図、第２図は一例の符号の生成行列とパリテ
イ検査行列とを示す説明図、第３図は第２図に関
連した符号と同一の特性を有する他の符号を形成
する方法を示す説明図、第４図は符号記号からの
全ての選択に基づくデータ記号の形成を示す説明
図、第５図は行列〔Ｈ〕に基づいて拡大されたパ
リテイ検査行列〔Ｑ〕を形成する方法を示す説明
図、第６図はデコーダの一例のブロツク図、第７
ａ，７ｂ図はシンドローム記号と符号記号の２個
の付加的な補助関数とを形成する行列を示す説明
図、第８図は付加的関数を用いて第４図のデータ
記号を形成する方法を示す説明図、第９図は各シ
ンドローム記号に対する関連記号クラスを検出す
る検出器の説明図、第１０図はモードレジスタの
内容を種々の動作モードに変換する方法を示す説
明図、第１１図はシンドローム記号クラスを使用
される動作モードに変換する方法を示す説明図、
第１２図はデータ語の再生された形から関連選択
を行なえるようにするために満足すべき条件を示
す説明図、第１３図はデータ記号の一形態である
ｙ３２を選択する回路のブロツク図、第１４図は
ｙ３１を選択する回路のブロツク図、第１５図は
ｙ３０の場合のブロツク図、第１６図はｙ２１の
場合のブロツク図、第１７図はｙ２０の場合のブ
ロツク図、第１８図はｙ１０の場合のブロツク
図、第１９図はモードレジスタの内容からいくつ
かの制御信号を導き出す回路のブロツク図、第２
０ａ，２０ｂ，２０ｃ，２０ｄ図は誤りレジスタ
の夫々のビツト位置を設定するための条件を示す
説明図、第２１ａ，２１ｂ，２１ｃ，２１ｄ，２
１ｅ，２１ｆ図はデータ語の夫々の形態に対する
選択信号を導き出す式の説明図、第２２ａ，２２
ｂ，２２ｃ，２２ｄ図は誤りレジスタを設定する
条件の簡単化された式を示す説明図、第２３図は
論理回路としての誤りレジスタの制御装置のブロ
ツク図、第２４図は本発明を入れてあるマルチプ
ロセサ計算機システムのブロツク図、第２５図は
論理回路としてのモードレジスタの制御装置のブ
ロツク図、第２６図はデコーダのもう一つの例の
ブロツク図である。１２，１４，１６，１８……プロセサ要素、２
０，２２，２４，２６……符号発生器、２７，２
９，３１，３３……アドレスデコーダ、２８，３
０，３２，３４……局部メモリ、３６，３８，４
０，４２……読み出しアンプ、４４……中央制御
装置、４６，４８，５０，５２……レジスタ、５
４，５６，５８，６０……デコーダ、６２，６
４，６６，６８……ライン、７０，７２，７４，
７６……アドレスライン、９０，９２，９４，９
６……データライン、１００……入力端子、１０
２……シンドロームフオーマー、１０４……デー
タ再構成装置、１０６……信号装置、１１０……
制御兼信号レジスタ、１１２〜１２２……AND
ゲート、１２４……インターフエースユニツト、
１２６……出力端子、１４０〜１４６……モード
レジスタ、１４８〜１５４……誤りレジスタ、２
００〜２２２……ANDゲート、２２４〜２３０
……ORゲート、２３２……NORゲート、２３４
〜２４０……フリツプフロツプ、２４２〜２４８
……ORゲート、２５０〜２５６……ANDゲー
ト、２５８〜２６４……ORゲート、２６６〜２
７２……フリツプフロツプ、２７４……NORゲ
ート、２７６……制御入力端子、２７８……４ビ
ツトデータ入力端子、２８０〜２８６……AND
ゲート、３００……排他的論理和マトリツクス、
３０２……読み出し専用メモリ、３０４……加算
回路、３０６……誤りレジスタ、３０８……モー
ドレジスタ。

Claims

【特許請求の範囲】１ｋ＝2p−２≧２個のデータ記号からなるデ
ータ語を、対応するデータ語から誤り訂正符号に
より形成された符号語を用いて処理するデータ処
理装置であつて、前記符号語がｎ＝2p個の符号
記号を含み、これら全ての符号記号が各々ｍ＝2s
≧４個のビツトを含むと共にガロア体 GF（2^m）＝｛０、a⁰、a¹、…a^2m-2｝の一部を形成し、当該データ処理装置がデータ語
を入力するための第１の入力端子と、前記データ
語に各々がｍビツトのnxk個の行列要素からなる
生成行列［Ｇ］を乗算して符号語を形成する第１
の乗算手段と、前記符号語を処理して処理結果を
形成する処理手段と、前記生成行列［Ｇ］に直交
するパリテイ検査行列［Ｒ］を用いて前記処理結
果に対応する第２のデータ語を再生すると共に該
第２のデータ語を第１の出力端子に出力する再生
手段とを具備するようなデータ処理装置におい
て、前記再生手段が、 (イ) 前記処理結果にパリテイ検査行列［Ｒ］を乗
算して少なくとも（ｎ−ｋ）＝2t≧２個のシン
ドローム記号（S0、S1、S2、S3）を形成する
第２の乗算手段１０２であつて、上記パリテイ
検査行列［Ｒ］が、kxk個の記号からなる恒等
行列の形態の第１の部分行列と、kx（ｎ−ｋ）
個の記号からなる第２の部分行列とを有する行
列［Ｈ］に基づいて形成され、該行列［Ｈ］の
各行及び各列においてはａのべき乗で表される
各記号の指数の間の差のモジユロ（2^m−１）絶
対値が少なくともｍに等しく、かつ、前記行列
［Ｈ］のkxkの各部分行列が非特異であるよう
な第２の乗算手段と、 (ロ) 少なくとも前記シンドローム記号により制御
可能であると共に選択的にｎ＋１個の状態をと
るモードレジスタ１１０であつて、これら状態
の内の第１の状態が前記符号語を各記号に亘る
最小ハミング距離が３であるか又は各ビツトに
亘る最小ハミング距離が５である符号の一部を
形成するものとして処理する正規モードを制御
する一方、残りのｎ個の状態の各々が当該状態
に固有に対応する符号記号に対する消去動作を
制御して残りの各符号記号を各ビツトに亘る最
小ハミング距離が３であるような符号の符号語
を形成するものとして処理させるモードレジス
タと、 (ハ) 前記処理結果と前記シンドローム記号とに応
じて、出力端子（y₃₂，y₃₁，y₃₀，y₂₁，y₂₀，
y₁₀）上に互いに関連しかつ各々がｋ個の符号
記号からなる符号記号の部分組合せとして再生
データ語を形成するデータ再生装置１０４と、 (ニ) 前記シンドローム記号と前記モードレジスタ
からの状態情報とに応じて、誤りのない符号記
号を指し示す選択信号を出力すると共に前記モ
ードレジスタに対して設定信号を供給する選択
装置１０６と、 (ホ) 前記選択信号に応じて、前記符号記号の部分
組合せを訂正されたデータ語として前記第１の
出力端子に選択的に供給するゲーテイング装置
１１２ないし１２２と、を具備していることを特徴とするデータ処理装
置。２特許請求の範囲第１項に記載のデータ処理装
置において、前記パリテイ検査行列［Ｒ］は、
［Ｒ］＝［Ｓ］・［Ｈ］・［Ｔ］で規定され、ここで
［Ｓ］はmkxmkビツトからなる非特異行列、
［Ｔ］はnmxnmビツトからなる行列であり、この
行列［Ｔ］は行及び列に配列されかつ各々が
mxmビツトからなるnxnのブロツクからなり、
これらブロツクの各行及び各列は各々が専ら
「０」ビツトからなるｎ−１個のブロツクを有し、
当該行列［Ｔ］の各ビツト行及び各ビツト列は正
確に１個のみの「１」ビツトを含み残りの各ビツ
トが専ら「０」ビツトであることを特徴とするデ
ータ処理装置。３特許請求の範囲第１項又は第２項に記載のデ
ータ処理装置において、ｎ−ｋ＝ｋの場合に、前
記行列［Ｈ］における前記第２の部分行列の行列
式が１＝a⁰に等しくないことを特徴とするデータ
処理装置。４特許請求の範囲第１項ないし第３項のいずれ
か一項に記載のデータ処理装置において、ｎ＝４
及びｋ＝２の場合、前記行列［Ｈ］を、aⁱを原始
既約多項式π（ｘ）＝x⁴＋ｘ＋１により生成したガ
ロア体GF（2⁴）の元とした時の［H₁］＝a⁰ ０ a⁶ a¹⁰ ０ a⁰ a¹⁰ a⁶ と、a^jを原始既約多項式π′（ｘ）＝x⁴＋x³＋１によ
り生成したガロア体GF（2⁴）の元とした時の［H₂］＝a⁰ ０ a⁵ a⁹ ０ a⁰ a⁹ a⁵ とから選択したことを特徴とするデータ処理装
置。５特許請求の範囲第１項ないし第４項のいずれ
か一項に記載のデータ処理装置において、前記モ
ードレジスタがｎ個のビツトを含み、これらビツ
トの各々が前記符号語内の各符号記号に固有に割
り当てられ、当該符号記号に関する消去モードを
制御するように構成されていることを特徴とする
データ処理装置。６特許請求の範囲第１項ないし第５項のいずれ
か一項に記載のデータ処理装置において、少なく
ともｎ個のビツト位置を有する誤りレジスタ１１
０が設けられ、この誤りレジスタは、ある記号内
で訂正可能な誤りが検出された場合に当該誤りレ
ジスタの対応するビツト位置に記憶されるべき記
号インジケータを入力するための入力端子を有
し、入力された各記号インジケータは記号毎の論
理OR手段２４２ないし２４８により当該誤りレ
ジスタに記憶されている記号インジケータと連続
的に組み合わされ、かつ、当該誤りレジスタが、
更に、制御装置と接続するための出力端子とこの
制御装置からリセツト信号を入力するための他の
入力端子とを有していることを特徴とするデータ
処理装置。７特許請求の範囲第６項に記載のデータ処理装
置において、前記モードレジスタが前記制御装置
から制御語を入力するためにデータ入力部２７８
とロード制御入力部２７６とを有し、当該データ
処理装置をゲーテイングモードで制御することに
より（ｎ−ｋ）個の符号記号を選択的に消去し残
りのｋ個の符号記号に基づいてデータ語が誤り訂
正なしで再生されるようにしたことを特徴とする
データ処理装置。８特許請求の範囲第１項ないし第７項のいずれ
か一項に記載のデータ処理装置において、正規モ
ードにおいて多重ビツト１記号誤りを検出し、か
つ、この検出結果に応じて前記モードレジスタを
消去モードに直接切り換える検出器が設けられ、
次いで前記多重ビツト１記号誤りが発生した符号
記号と同一の記号番号の各符号記号を消去するよ
うにしたことを特徴とするデータ処理装置。９ｋ＝2p−２≧２個のデータ記号からなるデ
ータ語を、対応するデータ語から誤り訂正符号に
より形成された符号語を用いて処理するデータ処
理装置であつて、前記符号語がｎ＝2p個の符号
記号を含み、これら全ての符号記号が各々ｍ＝2s
≧４個のビツトを含むと共にガロア体 GF（2^m）＝｛０、a⁰、a¹、…a^2m-2｝の一部を形成し、当該データ処理装置がデータ語
を入力するための第１の入力端子と、前記データ
語に各々がｍビツトのnxk個の行列要素からなる
生成行列［Ｇ］を乗算して符号語を形成する第１
の乗算手段と、前記符号語を処理して処理結果を
形成する処理手段と、前記生成行列［Ｇ］に直交
するパリテイ検査行列［Ｒ］を用いて前記処理結
果に対応する第２のデータ語を再生すると共に該
第２のデータ語を第１の出力端子に出力する再生
手段とを具備するようなデータ処理装置におい
て、前記再生手段が、 (イ) 前記処理結果にパリテイ検査行列［Ｒ］を乗
算して少なくとも（ｎ−ｋ）＝2t≧２個のシン
ドローム記号（S0，S1，S2，S3）を形成する
第２の乗算手段３００であつて、上記パリテイ
検査行列［Ｒ］が、kxk個の記号からなる恒等
行列の形態の第１の部分行列と、kx（ｎ−ｋ）
個の記号からなる第２の部分行列とを有する行
列［Ｈ］に基づいて形成され、該行列［Ｈ］の
各行及び各列においてはａのべき乗で表される
各記号の指数の間の差のモジユロ（2^m−１）絶
対値が少なくともｍに等しく、かつ、前記行列
［Ｈ］のkxkの各部分行列が非特異であるよう
な第２の乗算手段と、 (ロ) 少なくとも前記シンドロームにより制御可能
であると共に選択的にｎ＋１個の状態をとるモ
ードレジスタ３０８であつて、これら状態の内
の第１の状態が前記符号語を各記号に亘る最小
ハミング距離が３であるか又は各ビツトに亘る
最小ハミング距離が５である符号の一部を形成
するものとして処理する正規モードを制御する
一方、残りのｎ個の状態の各々が当該状態に固
有に対応する符号記号に対する消去動作を制御
して残りの各符号記号を各ビツトに亘る最小ハ
ミング距離が３であるような符号の符号語を形
成するものとして処理させるモードレジスタ
と、 (ハ) 前記シンドローム記号と前記モードレジスタ
からの状態情報とに応じて訂正情報と誤り表示
信号とを出力する誤り判定手段３０２であつ
て、上記誤り表示信号が前記モードレジスタに
供給されるように構成された誤り判定手段と、 (ニ) 前記処理結果における少なくとも前記データ
記号を入力し該データ記号に前記訂正情報をモ
ジユロ２加算することにより前記第１の出力端
子に訂正されたデータ語を供給する訂正手段３
０４と、を具備していることを特徴とするデータ処理装
置。１０特許請求の範囲第９項に記載のデータ処理
装置において、前記パリテイ検査行列［Ｒ］は、
［Ｒ］＝［Ｓ］・［Ｈ］・［Ｔ］で規定され、ここで
［Ｓ］はmkxmkビツトからなる非特異行列、
［Ｔ］はnmxnmビツトからなる行列であり、この
行列［Ｔ］は行及び列に配列されかつ各々が
mxmビツトからなるnxnのブロツクからなり、
これらブロツクの各行及び各列は各々が専ら
「０」ビツトからなるｎ−１個のブロツクを有し、
当該行列［Ｔ］の各ビツト行及び各ビツト列は正
確に１個のみの「１」ビツトを含み残りの各ビツ
トが専ら「０」ビツトであることを特徴とするデ
ータ処理装置。１１特許請求の範囲第９項又は第１０項に記載
のデータ処理装置において、ｎ−ｋ＝ｋの場合
に、前記行列［Ｈ］における前記第２の部分行列
の行列式が１＝a⁰に等しくないことを特徴とする
データ処理装置。１２特許請求の範囲第９項ないし第１１項のい
ずれか一項に記載のデータ処理装置において、ｎ
＝４及びｋ＝２の場合、前記行列［Ｈ］を、aⁱを
原始既約多項式π（Ｘ）＝x⁴＋ｘ＋１により生成し
たガロア体GF（2⁴）の元とした時の［H₁］＝a⁰ ０ a⁶ a¹⁰ ０ a⁰ a¹⁰ a⁶ と、a^jを原始既約多項式π′（ｘ）＝x⁴＋x³＋１によ
り生成したガロア体GF（2⁴）の元とした時の［H₂］＝a⁰ ０ a⁵ a⁹ ０ a⁰ a⁹ a⁵ とから選択したことを特徴とするデータ処理装
置。１３特許請求の範囲第９項ないし第１２項のい
ずれか一項に記載のデータ処理装置において、前
記モードレジスタがｎ個のビツトを含み、これら
ビツトの各々が前記符号語内の各符号記号に固有
に割り当てられ、当該符号記号に関する消去モー
ドを制御するように構成されていることを特徴と
するデータ処理装置。１４特許請求の範囲第９項ないし第１３項のい
ずれか一項に記載のデータ処理装置において、少
なくともｎ個のビツト位置を有する誤りレジスタ
３０６が設けられ、この誤りレジスタは、ある記
号内で訂正可能な誤りが検出された場合に当該誤
りレジスタの対応するビツト位置に記憶されるべ
き記号インジケータを入力するための入力端子を
有し、入力された各記号インジケータは記号毎の
論理OR手段２４２ないし２４８により当該誤り
レジスタに記憶されている記号インジケータと連
続的に組み合わされ、かつ、当該誤りレジスタ
が、更に、制御装置と接続するための出力端子と
この制御装置からリセツト信号を入力するための
他の入力端子とを有していることを特徴とするデ
ータ処理装置。１５特許請求の範囲第１４項に記載のデータ処
理装置において、前記モードレジスタが前記制御
装置から制御語を入力するためにデータ入力部２
７８とロード制御入力部２７６とを有し、当該デ
ータ処理装置をゲーテイングモードで制御するこ
とにより（ｎ−ｋ）個の符号記号を選択的に消去
し残りのｋ個の符号記号に基づいてデータ語が誤
り訂正なしで再生されるようにしたことを特徴と
するデータ処理装置。１６特許請求の範囲第９項ないし第１５項のい
ずれか一項に記載のデータ処理装置において、正
規モードにおいて多重ビツト１記号誤りを検出
し、かつ、この検出結果に応じて前記モードレジ
スタを消去モードに直接切り換える検出器が設け
られ、次いで前記多重ビツト１記号誤りが発生し
た符号記号と同一の記号番号の各符号記号を消去
するようにしたことを特徴とするデータ処理装
置。１７複数の誤り分離区域内にサブ計算機を各々
有する多重プロセサ計算機システムであつて、上
記各サブ計算機が、ｋ＝2p−２≧２個のデータ記号からなるデー
タ語を、対応するデータ語から誤り訂正符号によ
り形成された符号語を用いて処理するデータ処理
装置であつて、前記符号語がｎ＝2p個の符号記
号を含み、これら全ての符号記号が各々ｍ＝2s≧
４個のビツトを含むと共にガロア体 GF（2^m）＝｛０、a⁰、a¹、…a^2m-2｝の一部を形成し、当該データ処理装置がデータ語
を入力するための第１の入力端子と、前記データ
語に各々がｍビツトのnxk個の行列要素からなる
生成行列［Ｇ］を乗算して符号語を形成する第１
の乗算手段と、前記符号語を処理して処理結果を
形成する処理手段と、前記生成行列［Ｇ］に直交
するパリテイ検査行列［Ｒ］を用いて前記処理結
果に対応する第２のデータ語を再生すると共に該
第２のデータ語を第１の出力端子に出力する再生
手段とを具備するようなデータ処理装置を有し、前記再生手段が、 (イ) 前記処理結果にパリテイ検査行列［Ｒ］を乗
算して少なくとも（ｎ−ｋ）＝2t≧２個のシン
ドローム記号（S0，S1，S2，S3）を形成する
第２の乗算手段３００であつて、上記パリテイ
検査行列［Ｒ］が、kxk個の記号からなる恒等
行列の形態の第１の部分行列と、kx（ｎ−ｋ）
個の記号からなる第２の部分行列とを有する行
列［Ｈ］に基づいて形成され、該行列［Ｈ］の
各行及び各列においてはａのべき乗で表される
各記号の指数の間の差のモジユロ（2^m−１）絶
対値が少なくともｍに等しく、かつ、前記行列
［Ｈ］のkxkの各部分行列が非特異であるよう
な第２の乗算手段と、 (ロ) 少なくとも前記シンドロームにより制御可能
であると共に選択的にｎ＋１個の状態をとるモ
ードレジスタ３０８であつて、これら状態の内
の第１の状態が前記符号語を各記号に亘る最小
ハミング距離が３であるか又は各ビツトに亘る
最小ハミング距離が５である符号の一部を形成
するものとして処理する正規モードを制御する
一方、残りのｎ個の状態の各々が当該状態に固
有に対応する符号記号に対する消去動作を制御
して残りの各符号記号を各ビツトに亘る最小ハ
ミング距離が３であるような符号の符号語を形
成するものとして処理させるモードレジスタ
と、 (ハ) 前記シンドローム記号と前記モードレジスタ
からの状態情報とに応じて訂正情報と誤り表示
信号とを出力する誤り判定手段３０２であつ
て、上記誤り表示信号が前記モードレジスタに
供給されるように構成された誤り判定手段と、 (ニ) 前記処理結果における少なくとも前記データ
記号を入力し該データ記号に前記訂正情報をモ
ジユロ２加算することにより前記第１の出力端
子に訂正されたデータ語を供給する訂正手段３
０４と、を具備していることを特徴とする多重プロセサ計
算機システム。１８特許請求の範囲第１７項に記載の多重プロ
セサ計算機システムにおいて、前記パリテイ検査
行列［Ｒ］は、［Ｒ］＝［Ｓ］・［Ｈ］・［Ｔ］で規定
され、ここで［Ｓ］はmkxmkビツトからなる非
特異行列、［Ｔ］はnmxnmビツトからなる行列で
あり、この行列［Ｔ］は行及び列に配列されかつ
各々がmxmビツトからなるnxnのブロツクから
なり、これらブロツクの各行及び各列は各々が専
ら「０」ビツトからなるｎ−１個のブロツクを有
し、当該行列［Ｔ］の各ビツト行及び各ビツト列
は正確に１個のみの「１」ビツトを含み残りの各
ビツトが専ら「０」ビツトであることを特徴とす
る多重プロセサ計算機システム。１９特許請求の範囲第１７項又は第１８項に記
載の多重プロセサ計算機システムにおいて、ｎ−
ｋ＝ｋの場合に、前記行列［Ｈ］における前記第
２の部分行列の行列式が１＝a⁰に等しくないこと
を特徴とする多重プロセサ計算機システム。２０特許請求の範囲第１７項ないし第１９項の
いずれか一項に記載の多重プロセサ計算機システ
ムにおいて、ｎ＝４及びｋ＝２の場合、前記行列
［Ｈ］を、aⁱを原始既約多項式π（ｘ）＝x⁴＋ｘ＋
１により生成したガロア体GF（2⁴）の元とした時
の［H₁］＝a⁰ ０ a⁶ a¹⁰ ０ a⁰ a¹⁰ a⁶ と、a^jを原始既約多項式π′（ｘ）＝x⁴＋x³＋１によ
り生成したガロア体GF（2⁴）の元とした時の［H₂］＝a⁰ ０ a⁵ a⁹ ０ a⁰ a⁹ a⁵ とから選択したことを特徴とする多重プロセサ計
算機システム。２１特許請求の範囲第１７項ないし第２０項の
いずれか一項に記載の多重プロセサ計算機システ
ムにおいて、前記モードレジスタがｎ個のビツト
を含み、これらビツトの各々が前記符号語内の各
符号記号に固有に割り当てられ、当該符号記号に
関する消去モードを制御するように構成されてい
ることを特徴とする多重プロセサ計算機システ
ム。２２特許請求の範囲第１７項ないし第２１項の
いずれか一項に記載の多重プロセサ計算機システ
ムにおいて、少なくともｎ個のビツト位置を有す
る誤りレジスタ３０６が設けられ、この誤りレジ
スタは、ある記号内で訂正可能な誤りが検出され
た場合に当該誤りレジスタの対応するビツト位置
に記憶されるべき記号インジケータを入力するた
めの入力端子を有し、入力された各記号インジケ
ータは記号毎の論理OR手段２４２ないし２４８
により当該誤りレジスタに記憶されている記号イ
ンジケータと連続的に組み合わされ、かつ、当該
誤りレジスタが、更に、制御装置と接続するため
の出力端子とこの制御装置からリセツト信号を入
力するための他の入力端子とを有していることを
特徴とする多重プロセサ計算機システム。２３特許請求の範囲第２２項に記載の多重プロ
セサ計算機システムにおいて、前記モードレジス
タが前記制御装置から制御語を入力するためにデ
ータ入力部２７８とロード制御入力部２７６とを
有し、当該データ処理装置をゲーテイングモード
で制御することにより（ｎ−ｋ）個の符号記号を
選択的に消去し残りのｋ個の符号記号に基づいて
データ語が誤り訂正なしで再生されるようにした
ことを特徴とする多重プロセサ計算機システム。２４特許請求の範囲第１７項ないし第２３項の
いずれか一項に記載の多重プロセサ計算機システ
ムにおいて、正規モードにおいて多重ビツト１記
号誤りを検出し、かつ、この検出結果に応じて前
記モードレジスタを消去モードに直接切り換える
検出器が設けられ、次いで前記多重ビツト１記号
誤りが発生した符号記号と同一の記号番号の各符
号記号を消去するようにしたことを特徴とする多
重プロセサ計算機システム。