JPH0449821B2 - - Google Patents
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- Publication number
- JPH0449821B2 JPH0449821B2 JP58194310A JP19431083A JPH0449821B2 JP H0449821 B2 JPH0449821 B2 JP H0449821B2 JP 58194310 A JP58194310 A JP 58194310A JP 19431083 A JP19431083 A JP 19431083A JP H0449821 B2 JPH0449821 B2 JP H0449821B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- cmi
- clock
- frequency
- Prior art date
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- Expired - Lifetime
Links
- 238000000605 extraction Methods 0.000 claims description 13
- 230000001360 synchronised effect Effects 0.000 claims description 9
- 238000012544 monitoring process Methods 0.000 claims description 5
- 230000010354 integration Effects 0.000 claims 4
- 239000000284 extract Substances 0.000 claims 3
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4906—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes
- H04L25/4908—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes
- H04L25/491—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes using 1B2B codes
- H04L25/4912—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes using 1B2B codes using CMI or 2-HDB-3 code
Landscapes
- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Error Detection And Correction (AREA)
- Dc Digital Transmission (AREA)
Description
〔発明の利用分野〕
本発明は、CMI符号誤り監視及び、同期抽出
回路に係り、特に簡易な方法に好適な制御方法に
関する。 〔発明の背景〕 CMI符号から同期信号を抽出する従来の方法
として、デジタルPLL（Phase Look Loop）回
路を用いたが、高速データの場合には不向きであ
るのと、回路が複雑になつてしまうというような
欠点があつた。 〔発明の目的〕 本発明の目的は、CMI符号の原信号の“１”
に対し“11”と“00”を交互にくり返し、“０”
に対しては“01”をくり返すCMI符号の同期抽
出及び誤り監視回路を提供することにある。 〔発明の概要〕 CMI符号を４ビツトの間、観測することで元
情報に対してのCMI符号則および該CMI符号則
を半ビツトシフトしたCMI符号則を区別するこ
とが可能であり、これらのCMI符号則は1/2ビツ
トシフトしたものであるから交互に出現する性質
を利用することで誤り監視が可能となる。さらに
CMI信号のデコードの際に、どちらのCMI符号
則にも属さないことを観測することによつても誤
り監視が可能である。 また、CMI符号則に同期したタイミング信号
つまり、元情報を復元するために利用可能なクロ
ツクをPLL回路を用いることなく抽出が可能で
ある。 〔発明の実施例〕 第１図で本発明の同期抽出回路の原理を説明す
る。第１図ａは元情報であり、この元情報に対し
てCMI符号を行なうと、第１図ｂとなる。 さて、元情報の２タイムスロツト分（CMI符
号の４ビツト分）を観測すると、後記第１表に示
した７種類のCMI符号則（第１のCMI符号則）
が観測できる。CMI信号のデコードの際に、こ
の７種類のいずれか１つの状態になつた時“１”
（第１の信号）を発生するデコーダを用意してお
く。一方、CMI用のクロツクｅは図に示すよう
にCMIの基本周期と同一をなす。このクロツク
を２分周したクロツクｇで上記デコーダ出力ｃを
抽出する。 一方、CMI符号の1/2ビツト分シフトした信号
を４ビツト分観測すると第２表に示す９種類の
CMI符号則（第２のCMI符号則）が存在する。
CMI信号のデコードの際に、この９種類のCMI
符号則のいずれか１つになつた時に“１”（第２
の信号）を出力するデコーダを設ける。このデコ
ーダの出力はｄとなり、これをｆで抽出する。ま
たｃとｄとは、同期信号そのものであるが、これ
は符号に誤りがないことが条件となる。しかし、
通常では、符号に誤りが生ずる事があり、信号ｃ
とｄは必ずしも一連の信号とはならず、必らず不
規則な信号となる。 そこで、本回路では、積分回路を用い、信号ｃ
を積分し、この積分器出力とクロツクｆ，ｇとを
比較することで、元情報に同期したクロツクを選
択する。 また、表２に示すCMI符号則ｄと元の情報に
同期したクロツクのANDを取る事によつて誤り
パルスを検出し、このパルスを、ラツチ回路に入
力する事で、誤り監視が可能となる。さらに、
CMI符号則ｃ，ｄ以外のパターン、“1111”、
“0000”の信号（第３の信号）もデコードし、こ
の信号が来た場合、デコーダの出力からパルスを
出すようにし、このパルスをラツチ回路が捕ら
え、誤り検出可能となる。
回路に係り、特に簡易な方法に好適な制御方法に
関する。 〔発明の背景〕 CMI符号から同期信号を抽出する従来の方法
として、デジタルPLL（Phase Look Loop）回
路を用いたが、高速データの場合には不向きであ
るのと、回路が複雑になつてしまうというような
欠点があつた。 〔発明の目的〕 本発明の目的は、CMI符号の原信号の“１”
に対し“11”と“00”を交互にくり返し、“０”
に対しては“01”をくり返すCMI符号の同期抽
出及び誤り監視回路を提供することにある。 〔発明の概要〕 CMI符号を４ビツトの間、観測することで元
情報に対してのCMI符号則および該CMI符号則
を半ビツトシフトしたCMI符号則を区別するこ
とが可能であり、これらのCMI符号則は1/2ビツ
トシフトしたものであるから交互に出現する性質
を利用することで誤り監視が可能となる。さらに
CMI信号のデコードの際に、どちらのCMI符号
則にも属さないことを観測することによつても誤
り監視が可能である。 また、CMI符号則に同期したタイミング信号
つまり、元情報を復元するために利用可能なクロ
ツクをPLL回路を用いることなく抽出が可能で
ある。 〔発明の実施例〕 第１図で本発明の同期抽出回路の原理を説明す
る。第１図ａは元情報であり、この元情報に対し
てCMI符号を行なうと、第１図ｂとなる。 さて、元情報の２タイムスロツト分（CMI符
号の４ビツト分）を観測すると、後記第１表に示
した７種類のCMI符号則（第１のCMI符号則）
が観測できる。CMI信号のデコードの際に、こ
の７種類のいずれか１つの状態になつた時“１”
（第１の信号）を発生するデコーダを用意してお
く。一方、CMI用のクロツクｅは図に示すよう
にCMIの基本周期と同一をなす。このクロツク
を２分周したクロツクｇで上記デコーダ出力ｃを
抽出する。 一方、CMI符号の1/2ビツト分シフトした信号
を４ビツト分観測すると第２表に示す９種類の
CMI符号則（第２のCMI符号則）が存在する。
CMI信号のデコードの際に、この９種類のCMI
符号則のいずれか１つになつた時に“１”（第２
の信号）を出力するデコーダを設ける。このデコ
ーダの出力はｄとなり、これをｆで抽出する。ま
たｃとｄとは、同期信号そのものであるが、これ
は符号に誤りがないことが条件となる。しかし、
通常では、符号に誤りが生ずる事があり、信号ｃ
とｄは必ずしも一連の信号とはならず、必らず不
規則な信号となる。 そこで、本回路では、積分回路を用い、信号ｃ
を積分し、この積分器出力とクロツクｆ，ｇとを
比較することで、元情報に同期したクロツクを選
択する。 また、表２に示すCMI符号則ｄと元の情報に
同期したクロツクのANDを取る事によつて誤り
パルスを検出し、このパルスを、ラツチ回路に入
力する事で、誤り監視が可能となる。さらに、
CMI符号則ｃ，ｄ以外のパターン、“1111”、
“0000”の信号（第３の信号）もデコードし、こ
の信号が来た場合、デコーダの出力からパルスを
出すようにし、このパルスをラツチ回路が捕ら
え、誤り検出可能となる。
【表】
本発明によれば、CMI符号の規則性に着目し、
簡易な誤り検出とタイミング抽出が簡単な回路で
実現出来るので、経済性にすぐれた効果がある。
簡易な誤り検出とタイミング抽出が簡単な回路で
実現出来るので、経済性にすぐれた効果がある。
第１図および第２図はいずれも本発明の一実施
例を示すもので、第１図は原理説明図、第２図は
実施回路図である。 ２……クロツク抽出回路、３……シフトレジス
タ、５……デコーダ、４……分周器、１２……ラ
ツチ回路。
例を示すもので、第１図は原理説明図、第２図は
実施回路図である。 ２……クロツク抽出回路、３……シフトレジス
タ、５……デコーダ、４……分周器、１２……ラ
ツチ回路。
Claims (1)
- 【特許請求の範囲】 １ 元情報をCMI符号化したCMI信号を受ける
シフトレジスタと、 該シフトレジスタのCMI信号をデコードする
際に、第１のCMI符号則のいずれかの状態に該
当する時、第１の信号を出力するデコーダと、 上記CMI信号からCMI用クロツクを抽出する
クロツク抽出回路と、 該クロツク抽出回路のクロツクを1/2に分周し
て分周クロツクを出力する分周回路と、 上記デコーダの第１の信号と上記分周回路の分
周クロツクとの論理積をとり、該デコーダの第１
の信号を検出する第１の論理回路と、該第１の論
理回路にて検出した上記デコーダの出力信号を積
分する積分回路と、上記分周回路の分周クロツク
と上記積分回路の積分出力とをそれぞれ反転する
反転回路と、上記分周回路の分周クロツクと上記
積分回路の積分出力との論理積をとる第２の論理
回路と、上記反転回路の両反転出力の論理積をと
る第３の論理回路と、上記第２、第３の論理回路
の両出力の論理和をとる第４の論理回路とを含
み、上記元情報に同期した分周クロツクを抽出す
る同期抽出手段と、 を具え、上記デコータの出力信号を用いて上記分
周回路の分周クロツクから上記元情報に同期した
同期クロツクを抽出することを特徴とするCMI
符号の同期抽出回路。 ２ 元情報をCMI符号化したCMI信号を受ける
シフトレジスタと、 該シフトレジスタのCMI信号をデコードする
際に、第１のCMI符号則のいずれかの状態に該
当する時、第１の信号を出力する出力部と、第２
のCMI符号則のいずれかの状態に該当する時、
第２の信号を出力する出力部と、上記第１、第２
のCMI符号則に属さない時、第３の信号を出力
する出力部とを含むデコーダと、 上記CMI信号からCMI用クロツクを抽出する
クロツク抽出回路と、 該クロツク抽出回路のクロツクを1/2に分周し
て分周クロツクを出力する分周回路と、 上記デコーダの第１の信号と上記分周回路の分
周クロツクとの論理積をとり、該第１の信号を検
出する第１の論理回路と、該第１の論理回路にて
検出した上記デコーダの第１の信号を積分する積
分回路と、上記分周回路の分周クロツクと上記積
分回路の積分出力とをそれぞれ反転する反転回路
と、上記分周回路の分周クロツクと上記積分回路
の積分出力との論理積をとる第２の論理回路と、
上記反転回路の両反転出力との論理積をとる第３
の論理回路と、上記第２、第３の論理回路の出力
の論理和をとる第４の論理回路とを含み、上記元
情報に同期したクロツクを抽出する同期信号抽出
手段と、 上記デコーダの第２の信号と上記同期信号抽出
回路の抽出分周クロツクとの論理積をとる第５の
論理回路と、上記デコーダの第３の信号または上
記第５の論理回路に出力が現われた時、該第３の
信号または第５の論理回路の出力信号をラツチ
し、上記CMI信号の符号化が誤りである旨を表
す誤り信号を出力するラツチ回路と、 を具え、上記第１の信号を用いて上記分周回路の
分周クロツクから上記元情報に同期した同期信号
を抽出すると共に上記第２、第３及び上記同期ク
ロツクを用いて上記CMI信号の誤りを監視する
ことを特徴とするCMI符号の誤り監視回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58194310A JPS6086952A (ja) | 1983-10-19 | 1983-10-19 | Ｃｍｉ符号の同期抽出及び誤り監視回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58194310A JPS6086952A (ja) | 1983-10-19 | 1983-10-19 | Ｃｍｉ符号の同期抽出及び誤り監視回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6086952A JPS6086952A (ja) | 1985-05-16 |
| JPH0449821B2 true JPH0449821B2 (ja) | 1992-08-12 |
Family
ID=16322477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58194310A Granted JPS6086952A (ja) | 1983-10-19 | 1983-10-19 | Ｃｍｉ符号の同期抽出及び誤り監視回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6086952A (ja) |
-
1983
- 1983-10-19 JP JP58194310A patent/JPS6086952A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6086952A (ja) | 1985-05-16 |
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