JPH0449714A - Ｔｔｌ論理ｉｃ - Google Patents
Ｔｔｌ論理ｉｃInfo
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- JPH0449714A JPH0449714A JP2159473A JP15947390A JPH0449714A JP H0449714 A JPH0449714 A JP H0449714A JP 2159473 A JP2159473 A JP 2159473A JP 15947390 A JP15947390 A JP 15947390A JP H0449714 A JPH0449714 A JP H0449714A
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- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000006866 deterioration Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000002784 hot electron Substances 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- 240000007594 Oryza sativa Species 0.000 description 1
- 235000007164 Oryza sativa Nutrition 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 235000009566 rice Nutrition 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Landscapes
- Dram (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【産業上の利用分野］
本発明は電子計算機、ワークステーション、通信機等に
用いる高速ＣＭＯ５−ＴＴＬ論理ＩＣに関する。
用いる高速ＣＭＯ５−ＴＴＬ論理ＩＣに関する。
［発明の概要）
ＩＣ内部に５Ｖの外部電源より低い電圧を発生する降圧
回路を設け、高速処理を必要とする入力回路と論理処理
回路をｃＭｏｓトランジスタで構成し、かつ前記降圧回
路の出力電圧で動作さセ、高いドライバビリティを必要
とする出力バッファ回路を５■の外部電源にて直接動作
させることにより、高速を可能としたＴＴＬ論理ＩＣ。
回路を設け、高速処理を必要とする入力回路と論理処理
回路をｃＭｏｓトランジスタで構成し、かつ前記降圧回
路の出力電圧で動作さセ、高いドライバビリティを必要
とする出力バッファ回路を５■の外部電源にて直接動作
させることにより、高速を可能としたＴＴＬ論理ＩＣ。
［従来の技術］
ＴＴＬ （Ｔｒａｎｓ ｉ ｓ １、ｎ ｒ−Ｔ ｒ
ａ ｎ ｓ ｉｓ ｔ、 ｏ ｒ １．、 ｏ ｇ
ｉ ｃ ）は汎用の高速論理ＩＣとして広く使われてい
る。特に最近では、より高速動作でかつ低消費電力とい
う要求から、従来のバイボー−０）１−ランジスタ構成
からＣＭＯ５Ｉ−ランジスタ構成、さらには、パイＣＭ
ＯＳ構成へと発展してきた。第２図は従来のＴＴＬ論
理ＩＣの基本構成を示す図である。ｌは外部電諒端子Ｖ
ｃｅ。
ａ ｎ ｓ ｉｓ ｔ、 ｏ ｒ １．、 ｏ ｇ
ｉ ｃ ）は汎用の高速論理ＩＣとして広く使われてい
る。特に最近では、より高速動作でかつ低消費電力とい
う要求から、従来のバイボー−０）１−ランジスタ構成
からＣＭＯ５Ｉ−ランジスタ構成、さらには、パイＣＭ
ＯＳ構成へと発展してきた。第２図は従来のＴＴＬ論
理ＩＣの基本構成を示す図である。ｌは外部電諒端子Ｖ
ｃｅ。
２は同じ（Ｖ ！； ｓ、３はＴ Ｔ Ｌ入力端子、５
は出力バッファ端子、１１ｊ３．Ｊ：び１２は、Ｔ Ｔ
Ｉ−人力の初段インバータを構成するＩ） Ｍ ＯＳ
ＴおよびＮＭＯ３Ｔであり、２０は内部論理回路、３
１および３２は出力バッファを構成する、Ｐ Ｍ ＯＳ
ＴおよびＩＣを構成する入力回路、内部論理回路、出
力バッファ回路等はＮＭＯ５Ｔである。全て外部１１源
に直接接続されていた。
は出力バッファ端子、１１ｊ３．Ｊ：び１２は、Ｔ Ｔ
Ｉ−人力の初段インバータを構成するＩ） Ｍ ＯＳ
ＴおよびＮＭＯ３Ｔであり、２０は内部論理回路、３
１および３２は出力バッファを構成する、Ｐ Ｍ ＯＳ
ＴおよびＩＣを構成する入力回路、内部論理回路、出
力バッファ回路等はＮＭＯ５Ｔである。全て外部１１源
に直接接続されていた。
一方、シブミクロンプロセスを用いた高集積度のメ士り
においては、内部定電圧回路により外部５Ｖ電源より３
Ｖ程度に降圧しｔ−出力を発ｑ−シ、この電圧にて、メ
モリアＬ〆イを駆動しているものがある。これは、メ千
リアレイを構成するサブミクロンルールのＭＯ５Ｉ−ラ
ンジスタのホットエレクトロン劣化を防ぐためのもので
ル）す、周辺回路は直接５Ｖにて駆動さり、−ｒいる。
においては、内部定電圧回路により外部５Ｖ電源より３
Ｖ程度に降圧しｔ−出力を発ｑ−シ、この電圧にて、メ
モリアＬ〆イを駆動しているものがある。これは、メ千
リアレイを構成するサブミクロンルールのＭＯ５Ｉ−ラ
ンジスタのホットエレクトロン劣化を防ぐためのもので
ル）す、周辺回路は直接５Ｖにて駆動さり、−ｒいる。
〔発明が解決しようとする課題１
ＴＴＬレベルの入力規格は、ハイレベルの最低型ＩＪＩ
Ｉ （Ｖｌ、） ＝２． ＯＶ、ローレヘル＋ＬＩｉ’
ｒＲ圧（ＶＩＬ）＝０．８Ｖである。したがって、初段
のＣＭＯ３（ンバータの反転電圧は、Ｖ ＋ｉｉとｖｌ
Ｌの中間の電圧である１、４Ｖ程度に設定される。これ
は外部電源５Ｖ（実際には４５〜５．５Ｖ）に対してか
なり低い値である。ＣＭＯＳインバータで前述の入力規
格を満ｔ：すためには、Ｎチャネル〜１ＯＳトランジス
タ（Ｎ Ｍ ＯＳ １− ）のドライバビリティをＩ〕
ヂヘ・ネルＭＯ５Ｉ−ラニノジスタ（１）ＭＯ５Ｔ）の
ドライバビリティに対して６−８侶程度大きく設定しな
ければならない、このアンバランスな初段のインバータ
は、立上がり／立上がり速度もアンバランスである。ま
た高速動作をさせようとすると、初段インバータのサー
イズを大きくしなければならず、このインバータを流れ
る貫通電流も大きくなるという欠点があった。
Ｉ （Ｖｌ、） ＝２． ＯＶ、ローレヘル＋ＬＩｉ’
ｒＲ圧（ＶＩＬ）＝０．８Ｖである。したがって、初段
のＣＭＯ３（ンバータの反転電圧は、Ｖ ＋ｉｉとｖｌ
Ｌの中間の電圧である１、４Ｖ程度に設定される。これ
は外部電源５Ｖ（実際には４５〜５．５Ｖ）に対してか
なり低い値である。ＣＭＯＳインバータで前述の入力規
格を満ｔ：すためには、Ｎチャネル〜１ＯＳトランジス
タ（Ｎ Ｍ ＯＳ １− ）のドライバビリティをＩ〕
ヂヘ・ネルＭＯ５Ｉ−ラニノジスタ（１）ＭＯ５Ｔ）の
ドライバビリティに対して６−８侶程度大きく設定しな
ければならない、このアンバランスな初段のインバータ
は、立上がり／立上がり速度もアンバランスである。ま
た高速動作をさせようとすると、初段インバータのサー
イズを大きくしなければならず、このインバータを流れ
る貫通電流も大きくなるという欠点があった。
さらに、内部のＣＭＯ３論理回路も、外部５Ｖ電源で駆
動する場合、ホットエレクトロン劣化の問題あるだけで
なく、信号伝達時間が遅（なったり、スイッチング時の
消費電力が小さくできないなどの問題があった７ 一方、出力バッファには、数→−ｍＡの高い負荷駆動能
力が要求されるので、単純に電源電圧を低くして使うこ
とは得策ではなかった。
動する場合、ホットエレクトロン劣化の問題あるだけで
なく、信号伝達時間が遅（なったり、スイッチング時の
消費電力が小さくできないなどの問題があった７ 一方、出力バッファには、数→−ｍＡの高い負荷駆動能
力が要求されるので、単純に電源電圧を低くして使うこ
とは得策ではなかった。
１課題を解決するための手段１
外部５Ｖ１［源から、３Ｖ程度の電圧を発生する降圧回
路をＩＣ内部に設け、この出力電圧で、゛ｒＴ＋、入力
回路および内部論理回路を駆動する。出力バッファは５
Ｖ電源にて直接駆動する。
路をＩＣ内部に設け、この出力電圧で、゛ｒＴ＋、入力
回路および内部論理回路を駆動する。出力バッファは５
Ｖ電源にて直接駆動する。
ｒ作用］
ＣＭＯ５回路は消費電力が小さいので、外部５Ｖ電源か
ら発生した３Ｖ程度の内部電源で動作させることは比較
的容易である。ＴＴ’Ｌレベルの初段インバータの反転
電圧の１■い値１．４Ｖは、内部降圧１Ｍ、源の約騒と
なるので、ＰＭＯ５とＮＭＯ８のドライバビリティなほ
ぼ等しく設定できる。
ら発生した３Ｖ程度の内部電源で動作させることは比較
的容易である。ＴＴ’Ｌレベルの初段インバータの反転
電圧の１■い値１．４Ｖは、内部降圧１Ｍ、源の約騒と
なるので、ＰＭＯ５とＮＭＯ８のドライバビリティなほ
ぼ等しく設定できる。
これにより初段インバータの立上り／立下りスピー ド
がほぼ等しくなり、次段以後のロジックと組合わせてイ
ンバータの→Ｊイズを最適化できるので２高速化しやす
く、貫通Ｗ １ｆｌｉも抑えることができる。内部論理
回路も、３Ｖ程度の電源電圧で６Ｍ０３回路を動作させ
た場合と、５■電源で直接動作させた場合のスピード差
はほとんど無く、ボッｉ・工し／クトロン劣仕が抑えら
れる分だけ微細化できるので結局高速化できる。そし２
て出力バッフｉ・は、外部５Ｖ［源で直接駆動させるの
で、ここでのスピード低下はない１以上の諸効果により
、従来よりきわめて高速で動作するＴ Ｔ Ｌ論理ＩＣ
を１坦できる。
がほぼ等しくなり、次段以後のロジックと組合わせてイ
ンバータの→Ｊイズを最適化できるので２高速化しやす
く、貫通Ｗ １ｆｌｉも抑えることができる。内部論理
回路も、３Ｖ程度の電源電圧で６Ｍ０３回路を動作させ
た場合と、５■電源で直接動作させた場合のスピード差
はほとんど無く、ボッｉ・工し／クトロン劣仕が抑えら
れる分だけ微細化できるので結局高速化できる。そし２
て出力バッフｉ・は、外部５Ｖ［源で直接駆動させるの
で、ここでのスピード低下はない１以上の諸効果により
、従来よりきわめて高速で動作するＴ Ｔ Ｌ論理ＩＣ
を１坦できる。
［実施例１
第１図に本発明のＴ Ｔ １．＝論理ＩＣの実施図を示
す７外部Ｔ４．源端子１および端子２間に設けられｔ−
３Ｖ程度の電圧を発生する降圧回路４０の出力１．７よ
り、入力回路の初段インバータ１０及び内部論理回路２
０等が動作する。降圧回路４０の出力電圧は、Ｔ Ｔ
Ｌレベルの電圧スウィングが主に０〜３ Ｖであること
と、微細化Ｍ ＯＳ Ｔのホラ１−エレクｉ−ロンの抑
制のために３Ｖ程度が適当である。
す７外部Ｔ４．源端子１および端子２間に設けられｔ−
３Ｖ程度の電圧を発生する降圧回路４０の出力１．７よ
り、入力回路の初段インバータ１０及び内部論理回路２
０等が動作する。降圧回路４０の出力電圧は、Ｔ Ｔ
Ｌレベルの電圧スウィングが主に０〜３ Ｖであること
と、微細化Ｍ ＯＳ Ｔのホラ１−エレクｉ−ロンの抑
制のために３Ｖ程度が適当である。
内部論理回路２０の電源電圧Ｖｃｃが５Ｖから３Ｖ程度
に下った場合でも、ＣＭＯＳロジ・ロンの動作速度はほ
とんど変化しない、かえって前述のホラ］・エレク！・
ロン劣化が抑大られる分だけ微細化ルールを使うことが
できるので、全体の動作速度を速くすることが可能であ
る。内部降圧回路の出力は安定化させた方が良いか、特
に精度の高い出力電圧の制御は必要ない。
に下った場合でも、ＣＭＯＳロジ・ロンの動作速度はほ
とんど変化しない、かえって前述のホラ］・エレク！・
ロン劣化が抑大られる分だけ微細化ルールを使うことが
できるので、全体の動作速度を速くすることが可能であ
る。内部降圧回路の出力は安定化させた方が良いか、特
に精度の高い出力電圧の制御は必要ない。
第３図はＰＭＯ５ＴＩＩおよびいＮＭＯ５ＴＩ２から成
るＴＴＬレベルの初段インバータ１０の入出力特性であ
り、曲線ａは本発明によるもの、曲線１〕は貨来のもの
である。ＣＭＯＳインパークの反転電圧■。６は次の簡
略式で表わされる。
るＴＴＬレベルの初段インバータ１０の入出力特性であ
り、曲線ａは本発明によるもの、曲線１〕は貨来のもの
である。ＣＭＯＳインパークの反転電圧■。６は次の簡
略式で表わされる。
ここで、１１１）、ｇｎはＰＭＯ５Ｔ、ＮＭＯ５Ｔの表
面移動度、Ｗ ｐ 、 Ｗ Ｎは実効ゲー［・幅、１゜
ｐ、１．−ｎは実効ゲート長である。ＴＴＬレベルのｖ
ＩＨ≦２．０Ｖ、Ｖ、、？０．８Ｖを実現ｔ ６ ｆ、
＝ メにはＶ、、は１４４ｖ稈度に設定するが、 Ｖ
ｃｃ＝ ５Ｖのときにはβ＝０．３９程度となる、１．
、、、 ｒｉ ＝ １−１１、μｎ＝２ＵＰとすると、
Ｗ、／ＷＰ〜３．３程度どなり、かなりアンバランスと
なる。この場合、Ｖ、、＝１．４Ｖであるが、入出力特
性は第二３図１曲線すで示さ才ｌるような特性どなる。
面移動度、Ｗ ｐ 、 Ｗ Ｎは実効ゲー［・幅、１゜
ｐ、１．−ｎは実効ゲート長である。ＴＴＬレベルのｖ
ＩＨ≦２．０Ｖ、Ｖ、、？０．８Ｖを実現ｔ ６ ｆ、
＝ メにはＶ、、は１４４ｖ稈度に設定するが、 Ｖ
ｃｃ＝ ５Ｖのときにはβ＝０．３９程度となる、１．
、、、 ｒｉ ＝ １−１１、μｎ＝２ＵＰとすると、
Ｗ、／ＷＰ〜３．３程度どなり、かなりアンバランスと
なる。この場合、Ｖ、、＝１．４Ｖであるが、入出力特
性は第二３図１曲線すで示さ才ｌるような特性どなる。
このような特性は２′ｇ、速動作時には反転電圧が１）
Ｃ動作時より高くなる傾向があるので、Ｖ、、ｌ＝１．
４Ｖより低め１こ反転電圧を：９定１２でおかなければ
■≦２．０Ｖの規格を満たさなくなる場合がル）る。
Ｃ動作時より高くなる傾向があるので、Ｖ、、ｌ＝１．
４Ｖより低め１こ反転電圧を：９定１２でおかなければ
■≦２．０Ｖの規格を満たさなくなる場合がル）る。
そしてこのＰ Ｍ ＯＳ ＴとＮＭＯ５Ｔのドライバビ
リフィのアンバラン２、は立上り／立１り特性において
もアンバランスとなる。第４図は、入カバルス波形Ｖ
ｉ ｍと初段、インバータ１０の出力電圧ｖ、および次
段インバータｌ ３の出力電圧ｖｚ４示した図である。
リフィのアンバラン２、は立上り／立１り特性において
もアンバランスとなる。第４図は、入カバルス波形Ｖ
ｉ ｍと初段、インバータ１０の出力電圧ｖ、および次
段インバータｌ ３の出力電圧ｖｚ４示した図である。
なお、実線は第１図のインバタの特性であり、破線は第
２図のインバータの特性である。初段、インバータ１０
の立下りは速いが］α下りは非常に遅い、立下り速度を
速くするには、ＰＭＯ５ＩＩのＷ、を大きくすれば良い
がＶ ａｍが変化するので、同じβ比のままＮＭＯ５Ｉ
２のＷＮも大きくしなけｔｌばならない。従って、入力
端子が、Ｖｓ Ｓ、ＶＣＣ（７）中間テ（７） Ｐ Ｍ
ＯＳ゛Ｆ１１からＮＭＯ５Ｔ１２を通る貫通電流が大
きくなり好ましくない。
２図のインバータの特性である。初段、インバータ１０
の立下りは速いが］α下りは非常に遅い、立下り速度を
速くするには、ＰＭＯ５ＩＩのＷ、を大きくすれば良い
がＶ ａｍが変化するので、同じβ比のままＮＭＯ５Ｉ
２のＷＮも大きくしなけｔｌばならない。従って、入力
端子が、Ｖｓ Ｓ、ＶＣＣ（７）中間テ（７） Ｐ Ｍ
ＯＳ゛Ｆ１１からＮＭＯ５Ｔ１２を通る貫通電流が大
きくなり好ましくない。
１−れに対して、内部降圧回路により３ｖで動作させる
場合には、Ｗ ｐ ／ Ｗ ｎ 二２となり、初段イン
バータ１００人出力特性は第３図、曲線８となり、立上
り／立下り特性も第４図の実線で示（ようほぼ同じ動作
速度となる、初段インバータ１０とン欠段のインバータ
１３のづイズによって動イ乍速度を決定できるので、初
段のインバータ１０のサイズを小さくし２て１貫通′＠
流ヲ小さく（゛ることかできる。
場合には、Ｗ ｐ ／ Ｗ ｎ 二２となり、初段イン
バータ１００人出力特性は第３図、曲線８となり、立上
り／立下り特性も第４図の実線で示（ようほぼ同じ動作
速度となる、初段インバータ１０とン欠段のインバータ
１３のづイズによって動イ乍速度を決定できるので、初
段のインバータ１０のサイズを小さくし２て１貫通′＠
流ヲ小さく（゛ることかできる。
内部論理回路２０はＣＭ ＯＳ構成では消費電力が小さ
いので降圧回路４０の出力電圧で動作可能である。 Ｔ
Ｔ Ｌレベルの出力電流は数＋１１１Ａ必要とさｔす
るので、出力バッファ回路３０と構成（−るブルア・ツ
ブトランジスタ：３１およびプルダウントランジスタ：
３２などは、５■電源にで直接駆動し５たＪ］がよい。
いので降圧回路４０の出力電圧で動作可能である。 Ｔ
Ｔ Ｌレベルの出力電流は数＋１１１Ａ必要とさｔす
るので、出力バッファ回路３０と構成（−るブルア・ツ
ブトランジスタ：３１およびプルダウントランジスタ：
３２などは、５■電源にで直接駆動し５たＪ］がよい。
［発明の効果１
本発明１こより、より高速を力作で、かつ低消電力のＩ
’ Ｔ Ｌ、論理Ｉ Ｃを実現することができる。
’ Ｔ Ｌ、論理Ｉ Ｃを実現することができる。
第１図は本弁明によるＴ Ｔ Ｌ論理ＩＣの基本構成図
、第２図は従来のＴ ＴＬ、論理ＩＣの基本構成図、第
３図は、本発明と従来の］゛Ｔ１−レベルの初段インバ
ータの入出力特性図、第４図は本発明と６Ｖ来のＴ Ｔ
Ｌ入力回路のタイ−ミニ／クチャ（・であ る。 ：３２ ４０ ・ Ｖ ｅ ｃ電源端子 ■１、ｒ；電ＫＡ端子 ｉ’ ｉ” ｌ Ｌ／ベル入入力端 側制御端 子段インバ ・・初段インバ 内部論理回路 出力バッファＦ” Ｍ ＯＳＴ 出力バッフｒ Ｎ Ｍ ＯＳ Ｔ 降圧回路 りのＰ Ｍ ＯＳ Ｔ” りのＮ Ｍ ＯＳ Ｔ’ 以 １
、第２図は従来のＴ ＴＬ、論理ＩＣの基本構成図、第
３図は、本発明と従来の］゛Ｔ１−レベルの初段インバ
ータの入出力特性図、第４図は本発明と６Ｖ来のＴ Ｔ
Ｌ入力回路のタイ−ミニ／クチャ（・であ る。 ：３２ ４０ ・ Ｖ ｅ ｃ電源端子 ■１、ｒ；電ＫＡ端子 ｉ’ ｉ” ｌ Ｌ／ベル入入力端 側制御端 子段インバ ・・初段インバ 内部論理回路 出力バッファＦ” Ｍ ＯＳＴ 出力バッフｒ Ｎ Ｍ ＯＳ Ｔ 降圧回路 りのＰ Ｍ ＯＳ Ｔ” りのＮ Ｍ ＯＳ Ｔ’ 以 １
Claims (1)
- ５Ｖの外部電源より低い電圧を出力する降圧回路と、
前記降圧回路の出力電圧で動作するＣＭＯＳ構成のＴＴ
Ｌレベル入力回路および内部論理回路と、前記外部電源
にて動作する出力バッファ回路とから成るＴＴＬ論理Ｉ
Ｃ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2159473A JPH0449714A (ja) | 1990-06-18 | 1990-06-18 | Ｔｔｌ論理ｉｃ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2159473A JPH0449714A (ja) | 1990-06-18 | 1990-06-18 | Ｔｔｌ論理ｉｃ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0449714A true JPH0449714A (ja) | 1992-02-19 |
Family
ID=15694540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2159473A Pending JPH0449714A (ja) | 1990-06-18 | 1990-06-18 | Ｔｔｌ論理ｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0449714A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0575124A2 (en) * | 1992-06-15 | 1993-12-22 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
-
1990
- 1990-06-18 JP JP2159473A patent/JPH0449714A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6720804B2 (en) | 1992-05-15 | 2004-04-13 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| EP0575124A2 (en) * | 1992-06-15 | 1993-12-22 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| EP0575124A3 (en) * | 1992-06-15 | 1996-07-24 | Fujitsu Ltd | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| US5557221A (en) * | 1992-06-15 | 1996-09-17 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| US6034555A (en) * | 1992-06-15 | 2000-03-07 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| US6492846B1 (en) | 1992-06-15 | 2002-12-10 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| US6707325B2 (en) | 1992-06-15 | 2004-03-16 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| US6737893B2 (en) | 1992-06-15 | 2004-05-18 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| US6744300B2 (en) | 1992-06-15 | 2004-06-01 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
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