JPH0444143A - 主記憶キー制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、主記憶キー制御装置に関し、特に、複数サイ
ズの記憶保護単位を同時に主記憶に存在させる計算機シ
ステムにおいて有用な主記憶キー制御装置に関する。

［従来技術］ 計算機システムにおいて、主記憶に対する不正な書き込
み、読み出しを防止するため、主記憶を記憶保護単位に
分け、その各々に主記憶キーを対応させ、プログラムが
主記憶にアクセスする時、そのプログラムに予め割り当
てられている保護キ−とアクセス先の主記憶キーとを比
較することが行われている。

記憶保護単位のサイズは、一定の場合（例えば全て４に
バイト）と、複数の場合（例えば４にバイトと６４にバ
イトを同時に存在させる）とがあるが、後者の場合に対
する主記憶キーの制御技術としては以下のものが知られ
ている。

例えば特開昭６３−２０６８４４号公報に開示の技術は
、主記憶の低位アドレス（例えばＩＧバイト未満）を小
さい記憶保護単位（例えば４にバイト）に分け、高位ア
ドレス（例えばＩＧバイト以上）を大きな記憶保護単位
（例えば６４にバイト）に分け、アクセス要求のあった
アドレスの低位、高位に応じて前記アドレスのビット位
置を変更して、キー記憶装置のエントリの番地を得て、
主記憶キーを取り出すものである。

また、例えば特開昭６３−２８９６５９号公報に開示の
技術は、実記憶装置をバンクと呼ばれる大きな単位に分
割し、各バンク内を同じサイズの記憶保護単位に分け、
キー記憶装置のエントリにはバンク毎に各記憶保護単位
のキーを順に格納し、アクセス要求のあったアドレスの
一部を、対応するバンクのキーを格納しているエントリ
群の先頭番地に変換し、また、前記アドレスの他の一部
を。

対応するキーを格納しているエントリ群における相対番
地に変換し、前記先頭番地と相対番地とを加算して、キ
ー記憶装置のエントリの番地を得て、主記憶キーを取り
出すものである。

［発明が解決しようとする課題］ 前記特開昭６３−２０６８４４号公報に開示の従来技術
では、低位アドレスと高位アドレスとに分けて記憶保護
単位のサイズを変えることが前提となっているため、例
えば低位アドレスの領域に４にバイトと６４にバイトの
記憶保護単位を混在させるといったことが出来ない問題
点がある。

また、前記特開昭６３−２８９６５９号公報に開示の従
来技術では、アクセス要求のあったアドレスを、キー記
憶装置のエントリの番地に変換してから主記憶キーを取
り出すため、主記憶キーを取り出すのに要する時間が長
くなる問題点がある。

また、各バンク毎に異なるサイズの記憶保護単位を設定
できるが、一つのバンク内では異なるサイズの記憶保護
単位を混在させることが出来ない問題点がある。すなわ
ち、主記憶の連続した領域を仮想計算機に割り当てる仮
想計算機システムでは、バンク単位で仮想計算機に割り
当てるため、バンク内で異なるサイズの記憶保護単位を
設定する必要があるが、これに対応できない問題点があ
る。

そこで、本発明の目的は、低位アドレス、高位アドレス
に制限されずに異なったサイズの記憶保護単位を混在さ
せることが出来ると共に、主記憶キーを取り出すまでの
時間を短縮することが出来る主記憶キー制御装置を提供
することにある。また、主記憶の連続した領域を仮想計
算機に割り当てる仮想計算機システムにおいて異なるサ
イズの記憶保護単位を混在させることが出来る主記憶キ
ー制御装置を提供することにある。

［課題を解決するための手段］ 第１の観点では、本発明は、サイズの最も大きい記憶保
護単位のキー記憶装置と、それよりサイズの小さい記憶
保護単位のキー記憶装置と、主記憶キー参照手段とを備
え、前記各キー記憶装置は、そのエントリに、自サイズ
の記憶保護単位についての主記憶キーを記憶するか又は
自サイズより小さい記憶保護単位のキー記憶装置の対応
するエントリ群の先頭を示す値を記憶すると共に、自サ
イズより小さい記憶保護単位のキー記憶装置が存在する
ときは前記主記憶キーまたは前記値のいずれを記憶して
いるかの情報を記憶し、前記主記憶キー参照手段は、主
記憶参照アドレスにより、サイズの最も大きい記憶保護
単位のキー記憶装置の前記情報を調べて、主記憶キーが
記憶されているならその主記憶キーを出力し、自サイズ
より小さい記憶保護単位のキー記憶装置の対応するエン
トリ群の先頭を示す値が記憶されているならその値と主
記憶参照アドレスとにより対応するエントリをたどって
主記憶キーに到達し、その主記憶キーを出力することを
さらに有する主記憶キー制御装置を提供する。

上記構成において、キー記憶装置に対して、主記憶キー
又は他のキー記憶装置の対応するエントリ群の先頭を示
す値のいずれかと、いずれを記憶しているかの情報とを
設定するキー記憶装置設定手段をさらに備えるのが好ま
しい。

第２の観点では、本発明は、実計算機の主記憶装置を複
数個の領域に分割し、各領域を仮想計算機の主記憶装置
として割り当て、複数の仮想計算機が同時に走行可能な
仮想計算機システムにおいて、キー記憶装置と、キーア
ドレス変換テーブルと、主記憶キー参照手段とを備え、
前記キー記憶装置は、各仮想計算機の主記憶装置をサイ
ズの異なる記憶保護単位毎の複数領域に分割したときの
各領域の各主記憶キーを記憶し、前記キーアドレス変換
テーブルは、複数の仮想計算機の各々を識別する情報と
、各仮想計算機の主記憶装置内におけるサイズの異なる
記憶保護単位毎の各領域の容量と、前記各領域の主記憶
キーを記憶したキー記憶装置のエントリ群の先頭を示す
値とを記憶し、前記主記憶キー参照手段は、仮想計算機
を識別する情報と主記憶参照アドレスとから前記キーア
ドレス変換テーブルを参照して、対応する記憶保護単位
の領域の容量とキー記憶装置のエントリ群の先頭を示す
値とを取り出すと共に、それらと前記主記憶参照アドレ
スとからキー記憶装置参照アドレスを生成し、そのキー
記憶装置参照アドレスにより前記キー記憶装置から主記
憶キーを取り出し。

その主記憶キーを出力することをさらに有する主記憶キ
ー制御装置を提供する。

」１記構成において、キーアドレス変換テーブルに対し
て、複数の仮想計算機の各々を識別する情報と、各仮想
計算機の主記憶領域内におけるサイズの異なる記憶保護
単位毎の各領域の容量と、前記各領域の主記憶キーを記
憶したキー記憶装置のエントリ群の先頭を示す値とを設
定するキーアドレス変換テーブル設定手段をさらに備え
るのが好ましい。

［作用］ 上記第１の観点による本発明の主記憶キー制御装置では
、主記憶キー参照手段は、主記憶参照アドレスによりサ
イズの最も大きい記憶保護単位のキー記憶装置の前記情
報を調べて、主記憶キーが記憶されているなら、その主
記憶キーを使用する。

一方、自サイズより小さい記憶保護単位のキー記憶装置
の対応するエントリ群の先頭を示す値が記憶されている
なら、その値と主記憶参照アドレスにより対応するエン
トリを求めて、前記と同様の動作を繰り返し、主記憶キ
ーに到達したら、その主記憶キーを使用する。

これによれば、低位アドレス、高位アドレスの制限なく
、サイズの異なる記憶保護単位の領域を混在させること
が出来る。従って、実計算機の主記憶装置の連続した領
域を仮想計算機に割り当てる仮想計算機システムにおい
て、異なるサイズの記憶保護単位が混在した領域を仮想
計算機に割り当てても主記憶の保護が可能となる。さら
に、サイズの最も大きい記憶保護単位の主記憶キーは直
接的に取り出されるので、主記憶キー参照時のオーバヘ
ッドを低減できる。

上記第２の観点による本発明の主記憶キー制御装置では
、主記憶キー参照手段は、仮想計算機を識別する情報と
主記憶参照アドレスとからキーアドレス変換テーブルを
参照して、対応する記憶保護単位の領域の容量とキー記
憶装置の先頭アドレスとを取り出し、それらと主記憶参
照アドレスとからキー記憶装置参照アドレスを生成し、
そのキー記憶装置参照アドレスによりキー記憶装置から
主記憶キーを取り出して、その主記憶キーを使用する。

これにより、実計算機の主記憶装置の連続した領域を仮
想計算機の主記憶に割り当てた場合でも、サイズが異な
る複数の記憶保護単位の領域を混在させることが出来る
。

［実施例］ 以下、図に示す実施例により本発明をさらに説明する。

なお、これにより本発明が限定されるものではない。

第１図は、本発明の主記憶キー制御装置の第１実施例の
構成図である。

この主記憶キー制御装置１００は、４にキー記憶装置２
−１．６４にキー記憶装置２−２．セレフタ３および加
算器４を具備して構成される。

第２図は、前記主記憶キー制御装置１００に対する主記
憶装置５の状態を示す説明図である。

すなわち、主記憶装置５を、６４にバイト境界で、「領
域Ｏ」、「領域１」、「領域２」。

に分割する。「領域Ｏ」、「領域１」、「領域３」「領
域５」、・・、は記憶保護単位を６４にバイトとし、そ
れぞれに主記憶キー（６４にキー）を割り当てる。また
、「領域２」、「領域４」。

は記憶保護単位を４にバイトとし、それぞれに主記憶キ
ー（４にキー）を割り当てる。

第３図は、前記６４にキー記憶装置２−２と４にキー記
憶装置２−１の構成を示す説明図である。

６４にキー記憶装置２−２は、前記「領域Ｏ」「領域１
」、　「領域２」、・・・、に対応したエントリ　［Ｋ
ｓＯＪ、　　　ｒＫｓＩＪ、　　　ｒＫｓ２Ｊ、　　・
・・、　を持ち、記憶保護単位を６４にバイトとした前
記「領域Ｏ」、「領域１」、「領域３」、「領域５」、
に対応するエントリｒＫｓＯＪ、　　ｒＫｓＩＪｒＫＳ
３Ｊ　、ｒＫｓ５Ｊ　、・・・、のデータフィールドに
、対応する領域の６４にキーを格納し、■フィールドに
は〈０〉を格納している。

また、４にキー記憶装置２−１は、４にキーの数だけの
エントリを持ち、各エントりに順に「領域２」の各４に
キー、「領域４」の各４にキ・・、を格納している。

そして、「領域２」の各４にキーを格納した４にキー記
憶装置２−１のエントリ群の先頭を示す値を前記６４に
キー記憶装置２−２のエントリｒＫｓ２Ｊに格納し、■
フィールドには〈１〉を格納する。また、「領域４」の
各４にキーを格納した４にキー記憶装置２−１のエント
リ群の先頭を示す値を前記６４にキー記憶装置２−２の
エントリｒＫｓ４Ｊに格納し、■フィールドには〈１〉
を格納する。以下、同様にする。

主記憶キー制御装置１００の動作は以下の通りである。

なお、ビット（α、β）の表記は、主記憶参照アドレス
のバイト位置αにおけるビット位置βのビットを表わす
。例えば、ビット（０，１）の表記は、主記憶参照アド
レスの０バイト目の１ビット目のビットを表わす。

主記憶参照アドレス拡張部１−１および主記憶参照アド
レス１のビット（Ｅ、６）〜（１，７）は、主記憶装置
５の６４　Ｋバイト毎の領域を指標するもので、データ
線１０１を通して６４にキー記憶装置２−２に入力され
る。すると、６４にキー記憶装置２−２の該当エントリ
のＩフィールドの値がデータ線１０３を通してセレクタ
３へ出力される。また、■フィールドの値が＜０＞のと
きは、該当エントリのデータフィールドに格納されてい
る６４にキーがデータ線１０４を通してセレクタ３へ出
力される。■フィールドの値が〈１〉のときは、該当エ
ントリのデータフィールドに格納されていた４にキー記
憶装置２−１のエントり群の先頭を示す値かデータ線１
０５を通して加算器４へ出力される。

主記憶参照アドレス１のビット（２，Ｏ）〜（２，３）
は、各６４にバイトの領域内における４にバイトの記憶
保護単位の先頭からの順番を指標するもので、データ線
１０２を通して加算器４へ出力される。

そこで、加算器４は、前記４にキー記憶装置２−１のエ
ントリ群の先頭を示す値と、その先頭からの順番とを加
算して、アクセスするへき４にキー記憶装置２−１のエ
ントリのアドレスを生成する。その生成したアドレスは
、データ線１０６を通して４にキー記憶装置２−１へ入
力される。

すると、４にキー記憶装置２−１は、該当エントリの４
にキーをデータ線１０７を通して前記セレクタ３へ出力
する。

セレクタ３は、データ線１０３の値か＜０＞のときは、
データ線１０４の６４にキーをデータ線１０８に出力す
る。データ線１０３の値が〈１〉のときは、データ線１
０７の４にキーをデータ線１０８に出力する。つまり、
アクセス先の６４にキーまたは４にキーが出力される。

上記実施例によれば、低位アトルス、高位アドレスに制
限されずに６４にバイトの記憶保護単位と４にバイトの
記憶保護単位とを混在させることが出来る。従って、実
計算機の主記憶装置の連続した領域を仮想計算機に割り
当てる仮想計算機システムにおいて、異なるサイズの記
憶保護単位が混在した領域を仮想計算機に割り当てる場
合でも好適に主記憶の保護を行うことが出来る。さらに
、６４にキー記憶装置２−２を参照するときは、キー記
憶を直接に参照するので、主記憶キーを取り出すまでの
時間を短縮することが出来る。

ここで、実記憶装置の容量が１６Ｇバイトとし。

ＩＧバイトまでの実記憶領域の記憶保護単位のサイズが
４にバイト、ＩＧバイトを越えて１６Ｇバイトまでの実
記憶領域の記憶保護単位のサイズが６４にバイトとし、
６４にキーを取り出す時間を１．０．　４にキーを取り
出す時間を１５　とすると、本実施例による平均主記憶
キー取出時間は、前記特開昭６３−２８９６５９号公報
に開示の従来技術に比べて、６８％に短縮される。

なお、上記実施例では、サイズが６４にバイトと４にバ
イトの場合について説明したか、その他のサイズの場合
でも同様に本発明を適用できる。

第４図は、前記６４にキー記憶装置２−２のエントリに
、■フィールドの値と、４にキー記憶装置２−１のエン
トリ群の先頭を示す値とを設定する５ＥＴＫＳ命令の動
作を示す説明図である。

この５ＥＴＫＳ命令を実行する装置は、第１オペランド
レジスタ１１と、■フィールドラッチ６と　主記憶キー
先頭カウンタ７と、４にキー記憶容量レジスタ８と、加
算器９と、比較器１０とから構成される。

５ＥＴＫＳ命令では、オペランドに２つの汎用レジスタ
を指定する。第１オペランドレジスタ１１には、主記憶
参照アドレス１を指定する。これにより、データ線２０
１を通して、６４にキー記憶装置２−２の該当エントリ
か参照される。第２オペランドレジスタには、Ｉフィー
ルドの値を指定する。これにより、■フィールドの値が
Ｉフィールドラッチ６に設定され、その値が＜０＞の場
合は６４にキー記憶装置２−２のＩフィールドに〈０〉
か設定される。その値が〈１〉の場合は、６４にキー記
憶装置２−２のＩフィールドに〈１〉か設定されると共
に、データフィールドに主記惚キー先頭カウンタ７の値
（４にキー記憶装置２１のエントリ群の先頭を示す値）
が設定される。

さらに、■フィールドの値が〈１〉の時は、主記憶キー
先頭カウンタ７の値を加算器９によって更新し、データ
線２０２を通して主記憶キー先頭カウンタ７に再設定す
る。

さらに、主記憶キー先頭カウンタ７の値は、比較器１０
によって、４にキー記憶容量レジスタ８の値と比較され
、その値の範囲内の場合はデータ線２０３を通して条件
コード＜０＞を出力し、その値を越えた場合はデータ線
２０３を通して条件コード〈１〉を出力する。条件コー
ドく１〉は、エラーを示す。

次に、第５図は、本発明の主記憶キー制御装置の第２実
施例の構成図である。

この主記憶キー制御装置２００は、４にキー記憶装置２
−１．６４にキー記憶装置２−２　２５６にキー記憶装
置２　４．セレクタ３．加算器４および加算器４−１を
具備して構成される。

第６図は、前記主記憶キー制御装置２００に対する主記
憶装置５の状態を示す説明図である。

すなわち、主記憶装置５を、２５６にバイト境界で、「
領域Ｏ」、「領域１」、「領域２」。

に分割する。「領域Ｏ」、「領域２」、・・・、は記憶
保護単位を２５６にハイドとし、それぞれに主記憶キー
（２５６にキー）を割り当てる。また、記憶保護単位を
２５６にバイトとじない「領域１」「領域３」、・・、
は６４　Ｋバイト境界で、［領域１−ＯＪ、　　「領域
１−ＩＪ、・・・、にそれぞれ４分割する。「領域１」
内の［領域１−ＯＪ、　　［領域１−ＩＪ、・・と「領
域３ｊ内の「領域８−ＯＪ。

「領域３−１Ｊは記憶保護単位を６４にバイトとし、そ
れぞれに主記憶キー（６４にキー）を割り当てる。また
、記憶保護単位を６４にバイトとしない「領域３」内の
、「領域３−２１．　　「領域３３」は、記憶保護単位
を４にバイトとし、それぞれに主記憶キー（４にキー）
を割り当てる。

第７図は、前記２５６にキー記憶装置２−４と６４にキ
ー記憶装置２−２と４にキー記憶装置２１の構成を示す
説明図である。

２５６にキー記憶装置２−４は、前記「領域０」「領域
１」、「領域２」、・・・、に対応したエンドｌＪ　ｒ
ＫｓＯＪ、　　ｒＫｓＩＪ、　　ｒＫＳ２Ｊ、−・を持
ち、記憶保護単位を２５６にバイトとした前記「領域Ｏ
」、「領域２」、・・・、に対応するエントリｒＫｓＯ
Ｊ　、　　ｒＫＳ２Ｊ　、−、のデータフィールドには
対応する２５６にキーを格納し、■フィールドには〈０
〉を格納している。

また、６４にキー記憶装置２−２は、記憶保護単位を２
５６にバイトとしない前記「領域１」。

「領域３」、・・・、毎に４個（−２５６に÷６４Ｋ）
のエントリを持ち、記憶保護単位を６４にバイトとした
［領域１−ＩＪ、ｒ領域１−２Ｊ、・・・、に対応する
エントリのデータフィールドには対応する６４にキーを
格納し、■フィールドには〈０〉を格納している。

そして、記憶保護単位を２５６にバイトとしない前記「
領域１」、「領域３」、・・・、毎の４個づつの６４に
キー記憶装置２−２のエントリ群の先頭を示す値を前記
２５６にキー記憶装置２−４の対応するエンｈ’）ｒＫ
ｓＩＪ　、ｒＫｓ３Ｊ　、−に格納し、■フィールドに
は〈１〉を格納する。

また、４にキー記憶装置２−１は、４にキーの数だけの
エントリを持ち、各エンドりに順に「領域３−２」の各
４にキー、「領域３−３ｊの各４にキー、・・・、を格
納している。

そして、「領域３−２」の各４にキーを格納した４にキ
ー記憶装置２−１のエントリ群の先頭を示す値を前記６
４にキー記憶装置２−２の対応するエントリに格納し、
■フィールドには〈１〉を格納する。また、「領域３−
３１の各４にキーを格納した４にキー記憶装置２−１の
エントリ群の先頭を示す値を前記６４にキー記憶装置２
−２の対応するエントリに格納し、■フィールドには〈
１〉を格納する。以下、同様にする。

主記憶キー制御装置２００の動作は以下の通りである。

主記憶参照アドレス拡張部１−１および主記憶参照アド
レス１のビット（Ｅ、　　６）〜（１，５）は、主記憶
装置５の２５６にバイト毎の領域を指標するもので、デ
ータ線１１１を通して２５６にキー記憶装置２−４に入
ノＪされる。すると、２５６にキー記憶装置２−４の該
当エントリのＩフィールドの値がデータ線１１３を通し
てセレクタ３へ出力される。また、■フィールドの値か
＜０＞のときは、該当エントリのデータフィールドに格
納されている２５６にキーがデータ線１１４を通してセ
レクタ３へ出力される。■フィールドの値が〈１〉のと
きは、該当エントリのデータフィールドに格納されてい
た６４にキー記憶装置２−２の対応するエントリ群の先
頭を示す値がデータ線１１５を通して加算器４−１へ出
力される。

主記憶参照アドレス１のビット（１，６）と（１７）は
、２５６にバイト領域内における６４にバイト領域の先
頭からの順番を指標するもので、データ線１０１を通し
て加算器４−１へ出力される。

そこで、加算器４−１は、前記６４にキー記憶装置２−
２のエントリ群の先頭を示す値と、その先頭からの順番
とを加算して、６４にキー記憶装置２−２における対応
するエントリのアドレスを生成する。その生成したアド
レスは、データ線１１６を通して６４にキー記憶装置２
−２に入力される。

すると、６４にキー記憶装置２−２の該当エントリの■
フィールドの値がデータ線１０３を通してセレクタ３へ
出力される。また、■フィールドの値が＜０＞のときは
、該当エントりのデータフィールドに格納されていた６
４にキーがデータ線１０４を通してセレクタ３へ出力さ
れる。■フィールドの値が〈１〉のときは、該当エント
リのデータフィールドに格納されていた４にキー記憶装
置２−１の対応するエントリ群の先頭を示す値がデータ
線１０５を通して加算器４へ出力される。

主記憶参照アドレス１のビット（２，Ｏ）〜（２，３）
は、６４にバイト領域内における４にバイトの記憶保護
単位の先頭からの順番を指標するもので、データ線１０
２を通して加算器４へ出力される。

そこで、加算器４は、前記４にキー記憶装置２２のエン
トリ群の先頭を示す値と、その先頭からの順番とを加算
して、４にキー記憶装置２−１における対応するエント
リのアドレスを生成する。

その生成したアドレスは、データ線１０６を通して４に
キー記憶装置２−１に入力される。

すると、４にキー記憶装置２−１は、該当エントリの４
にキーをデータ線１０７を通して前記セレクタ３へ出力
する。

セレクタ３は、データ線１１３の値が＜０＞のときは、
データ線１１４の２５６にキーをデータ線１０８に出力
する。データ線１１３の値が〈１〉でデータ線１０３の
値が＜０＞のときは、データ線１０４の６４にキーをデ
ータ線１０８に出力する。データ線１１３の値が〈１〉
でデータ線１０３の値が〈１〉のときは、データ線１０
７の４にキーをデータ線１０８に出力する。つまり、ア
クセス先の２５６にキーまたは６４にキーまたは４にキ
ーが出ノｊされる。

上記実施例によれば、低位アドレス、高位アドレスに制
限されずに２５６にバイトの記憶保護単位と６４にバイ
トの記憶保護単位と４にバイトの記憶保護単位とを混在
させることが出来る。また、一つのバンク内に６４にバ
イトの記憶保護単位と４にバイトの記憶保護単位とを混
在させることが出来る。さらに、２５６にキーを取り出
すときは、キー記憶を直接に参照するので、２５６にキ
ーを取り出すまでの時間を短縮することが出来る。

なお、上記実施例では、サイズが２５６にバイトと６４
にバイトと４にハイドの場合について説明したが、その
他のサイズの場合でも同様に本発明を適用できる。

次に、第８図は、本発明の主記憶キー制御装置の第３実
施例の構成図である。

この主記憶キー制御装置３００は、６４に／４にキー記
憶装置２−３，２５６にキー記憶装置２−４．セレクタ
３．加算器４およびシフタ４０を具備して構成される。

なお、この第３実施例では、２５６にキー記憶２−４の
Ｉフィールドは２ビツトである。

第９図は、前記主記憶キー制御装置３００に対する主記
憶装置５の状態を示す説明図である。

すなわち、主記憶装置５を、２５６にバイト境界で、「
領域Ｏ」、「領域１」、「領域２」、・・・に分割する
。「領域Ｏ」、「領域２」、・・・、は記憶保護単位を
２５６にバイトとし、それぞれに主記憶キー（２５６に
キー）を割り当てる。また、記憶保護単位を２５６にバ
イトとしない「領域１」「領域３」、・・・、は、記憶
保護単位を６４にバイトまたは４にバイトのいずれか一
方とし、それぞれに主記憶キー（６４にキーまたは４に
キー）を割り当てる。

第１０図は、前記２５６にキー記憶装置２−４と６４に
／４にキー記憶装置２−３の構成を示す説明図である。

２５６にキー記憶装置２−４は、前記「領域Ｏ」「領域
１」、「領域２」、・・、に対応したエントリｒＫｓＯ
Ｊ、　　「ＫＳＩＪ、　　ｒＫｓ２Ｊ、　　・・・を持
ち、記憶保護単位を２５６にバイトとした前記「領域０
」、「領域２」、・、に対応するエントリｒＫｓＯＪ、
　　ｒＫｓ２Ｊ、　　・・、のデータフィールドには対
応する２５６にキーを格納し、■フィールドには〈ＯＯ
〉を格納している。

また、６４に７４にキー記憶装置２−３は、６４にキー
と４にキーの数だけのエントリを持ち、２５６にバイト
の領域毎にまとめて順に６４にキーまたは４にキーを格
納している。

そして、２５６にバイトの領域毎の６４に／４にキー記
憶装置２−３のエントり群の先頭を示す値を前記２５６
にキー記憶装置２−４の対応するエントりに格納し、そ
の領域の記憶保護単位が６４にバイトなら■フィールド
に〈０１〉を格納し、その領域の記憶保護単位が４にバ
イトならＩフィールドに〈１０〉を格納する。

主記憶キー制御装置３００の動作は以下の通りである。

主記憶参照アドレス拡張部１−１および主記憶参照アド
レス１のビット（Ｅ、６）〜（１，５）は、主記憶装置
５の２５６にバイト毎の領域を指標するもので、データ
線１０１を通して２５６にキー記憶装置２−４に入力さ
れる。すると、２５６にキー記憶装置２−４の該当エン
トリのＩフィールドの値がデータ線１０３を通してセレ
クタ３へ出力されると共に、データ線１０９を通してシ
フタ４０へ出力される。また、■フィールドの値が〈０
０〉のときは、該当エントリのデータフィールドに格納
されていた２５６にキーがデータ線１０４を通してセレ
クタ３へ出ノｊされる。■フィールドの値が〈０１〉ま
たはく１０〉のときは、該当エントリのデータフィール
ドに格納されていた６４に／４にキー記憶装置２−３の
対応するエントリ群の先頭を示す値がデータ線１０５を
通して加算器４へ出力される。

主記憶参照アドレス１のビット（１，６）〜（２，３）
は、ビット（１，６）と（１，７）が２５６にバイト領
域内における６４にバイトの記憶保護単位の先頭からの
順番を指標し且つビット（２，０）〜（２，３）が無意
味であるか、又は。

全ビットが２５６にバイト領域内における４にバイトの
記憶保護単位の先頭からの順番を指標するもので、デー
タ線１０２を通してシフタ４０へ出力される。

シフタ４０は、データ線１０９から入力される値が〈０
１〉のときは、データ線１０２から入力される主記憶参
照アドレス１のビット（１，６）〜（２，３）を４ビツ
トだけ右シフトし、データ線１２１を通して加算器４へ
出ノＪする。一方、データ線１０９から入力される値が
〈１０〉のときは、データ線１０２から入力される主記
憶参照アドレス１のビット（１，６）〜（２，３）をそ
のままデータ線１２１を通して加算器４へ出力する。

従って、２５６にバイト領域内における６４にバイトの
記憶保護単位の先頭からの順番または２５６にバイト領
域内における４にバイトの記憶保護単位の先頭からの順
番が加算器４に入力される。

そこで、加算器４は、前記６４に／４にキー記憶装置２
−３のエントリ群の先頭を示す値と、その先頭からの順
番とを加算して、６４に／４にキー記憶装置２−３にお
ける対応するエントリのアドレスを生成する。その生成
したアドレスは、データ線１０６を通して６４に／４に
キー記憶装置２−３に人力される。

すると、６４に／４にキー記憶装置２−３の該当エント
リのデータフィールドに格納されていた６４Ｋまたは４
にキーがデータ線１０７を通してセレクタ３へ出力され
る。

セレクタ３は、データ線１０３の値が〈ＯＯ〉のときは
、データ線１０４の２５６にキーをデータ線１０８に出
力する。データ線１０３の値か〈０１〉またはく１０〉
のときは、データ線１０７の６４にキーまたは４にキー
をデータ線１０８に出力する。つまり、アクセス先の２
５６にキーまたは６４にキーまたは４にキーが出力され
る。

」二記実施例によれば、低位アドレス、高位アドレスに
制限されずに２５６にバイトの記憶保護単位と６４にバ
イトの記憶保護単位と４にバイトの記憶保護単位とを混
在させることが出来る。また、２５６にキーを取り出す
ときは、キー記憶を直接に参照するので、２５６にキー
を取り出すまでの時間を短縮することが出来る。

なお、上記実施例では、サイズが２５６にバイトと６４
にバイトと４にバイトの場合について説明したが、その
他のサイズの場合でも同様に本発明を適用できる。

次に、第１１図は、本発明の主記憶キー制御装置の第４
実施例の構成図である。

この主記憶キー制御装置４００は、キー記憶先頭アドレ
ステーブル２０．仮想計算機識別子２１比較器２２．比
較器２３．減算器２４．加算器２５、加算器２６．セレ
クタ２７およびキー記憶装置２を具備して構成される。

第１２図は、前記主記憶キー制御装置４００を用いたシ
ステムで、仮想計算機ＶＭＩ、ＶＭ２の主記憶装置が実
計算機の主記憶装置５」−に割り当てられる形態を示す
説明図である。

すなわち、第１仮想計算機ＶＭＩの主記憶として実計算
機の主記憶装置５のアドレスαからアドレスα十βまで
が割り当てられ、領域５−１の記憶保護単位は４にバイ
トとされ、領域５−２の記憶保護単位は６４にバイトと
される。同様に、第２仮想計算機ＶＭ２の主記憶として
実計算機の主記憶装置５のアドレスα十βからアドレス
α＋β十γまでが割り当てられ、領域５−３の記憶保護
単位は４にバイトとされ、領域５−４の記憶保護単位は
６４にバイトとされる。

第１３図は、上記仮想計算機ＶＭＩか実計算機の主記憶
装置５を参照するためのアドレス変換を示す説明図であ
る。

すなわち、仮想計算機ＶＭＩに割り当てた主記憶装置５
の先頭アドレスαおよび主記憶容量βを各々レジスタ５
０１およびレジスタ５０２に保持する。そして、仮想計
算機ＶＭＩから発行された主記憶参照アドレス１とレジ
スタ５０１の内容αを加算器５０３によって加算し、主
記憶装置５を参照するアドレスを得る。なお、主記憶参
照アドレス１をレジスタ５０２の内容βと比較器５０４
によって比較することにより、主記憶参照アドレス１が
仮想計算機ＶＭＩに割り当てられた主記憶容量を越えて
いる場合にアドレス例外を検出する。

このアドレス変換の技術については、例えば特開昭６０
−１２２４４４号公報に開示されている。

第１４図は、前記主記憶キー制御装置４００を用いたシ
ステムで、キー記憶装置２が各仮想計算機に割り当てら
れる形態を示す説明図である。

すなわち、キー記憶先頭アドレステーブル２０には、仮
想計算機を識別するＶＭＴＤフィールドと、その仮想計
算機に割り当てた４にキー領域の主記憶容量フィールド
と、４にキーのキー記憶先頭アドレスフィールドと、６
４にキー領域の主記憶容量フィールドと、６４にキーの
キー記憶先頭アドレスフィールドとがある。

キー記憶装置２には、各仮想計算機対応に４にキーおよ
び６４にキーが順に記憶されており、４にキーが記憶さ
れているエントり群の先頭アドレスが前記キー記憶先頭
アドレステーブル２０の対応する４にキーのキー記憶先
頭アドレスフィールドに記憶され、６４にキーが記憶さ
れているエントリ群の先頭アドレスが前記キー記憶先頭
アドレステーブル２０の対応する６４にキーのキー記憶
先頭アドレスフィールドに記憶されている。

主記憶キー制御装置４００の動作は以下の通りである。

仮想計算機識別子２１は、比較器２２によってキー記憶
先頭アドレステーブル２０の仮想計算機識別子フィール
ドと比較される。比較の結果、仮想計算機識別子２１の
値と等しいエントリをデータ線３０１を通して指定する
。

そこで、キー記憶先頭アドレステーブル２０の前記指定
されたエントリの４にキー領域の主記憶容量がデータ線
３０７を通して比較器２３および減算器２４へ出力され
、４にキーのキー記憶先頭アドレスがデータ線３０８を
通して加算器２５へ出力され、６４にキーのキー記憶先
頭アドレスがデータ線３０９を通して加算器２６へ出力
される。

比較器２３は、主記憶参照アドレス拡張部１１および主
記憶参照アドレス１のビット（Ｅ、　　６）〜（３，７
）からなるアドレスと前記４にキー領域の主記憶容量と
を比較し、前者が後者より小さい場合にデータ線３０２
を通して〈０〉をセレクタ２７へ出力し、前者が後者よ
り大きい場合にデータ線３０２を通して〈１〉をセレク
タ２７へ出力する。つまり、データ線３０２の＜０＞は
アクセス先が４にキー領域であることを示し、〈１〉は
アクセス先が６４にキー領域であることを示す。

主記憶参照アドレス拡張部１−１および主記憶参照アド
レス１のビット（Ｅ、６）〜（２，３）は、アクセス先
が４にキー領域ならばその４にキー領域における相対ア
ドレスを意味し、加算器２５で前記４にキーのキー記憶
先頭アドレスと加算されることにより、キー記憶装置２
における参照アドレスになり、データ線３０３を通して
セレクタ２７へ出力される。

主記憶参照アドレス拡張部１−１および主記憶参照アド
レス１のビット（Ｅ、６）〜（３，７）は、減算器２４
で前記４にキー領域の主記憶容量を減算されることによ
り、アクセス先が６４にキー領域ならばその６４にキー
領域における相対アドレスとなり、ピッＩ−（Ｅ、６）
〜（１，，７）がデータ線３０６を通して加算器２６へ
出力される。

加算器２６は、前記６４にキー領域における相対アドレ
スと前記６４　Ｋキーのキー記憶先頭アトレスとを加算
してキー記憶装置２における参照アドレスを生成し、デ
ータ線３０４を通してセレクタ２７へ出力する。

セレクタ２７は、信号線３０２の値が＜０＞のときはデ
ータ線３０３の値をデータ線３０５を通してキー記憶装
置２に出力し、信号線３０２の値が〈１〉のときはデー
タ線３０４の値をデータ線３０５を通してキー記憶装置
２に出力する。

そこで、キー記憶装置２は、アクセス先に対応する４に
キーまたは６４にキーをデータ線１０８に出力する。

」１記実施例によれば、実計算機の主記憶装置の連続し
た領域を仮想計算機に割り当てる仮想計算機システムに
おいて、異なるサイズの記憶保護単位を混在させること
が可能となる。

なお、上記実施例では、サイズか４にバイトと６４にバ
イトの場合について説明したが、その他のサイズの場合
でも同様に本発明を適用できる。

第１５図は、キー記憶先頭アドレステーブル２０に仮想
計算機識別子、４にキー領域の主起憶容ｉｔ、４にキー
のキー記憶先頭アドレス　６４にキー領域の主記憶容量
および６４　Ｋキーのキー記憶先頭アドレスを設定する
５ＥＴＶＫ命令の動作を示す説明図である。

この５ＥＴＶＫ命令を実行する装置は、第１オペランド
レジスタ３０．第２オペランドレジスタ３１、キー記憶
先頭アドレスカウンタ３２　カウンタ制御部３３および
カウンタ制御部３４から構成される。

５ＥＴＶＫ命令では、オペランドに２つの汎用レジスタ
を指定する。第１オペランドレジスタ３０には、仮想計
算機識別子を指定する。これは、データ線４０１を通し
て、キー記憶先頭アドレステーブル２０の仮想計算機識
別子フィールドに設定される。

第２オペランドレジスタ３１には、前半に４にキー領域
の主記憶容量を指定し、後半に６４にキー領域の主記憶
容量を指定する。第２オペランドレジスタ３１の前半の
４にキー領域の主記憶容量は、データ線４０２を通して
キー記憶先頭アドレステーブル２０の４にキー領域の主
記憶容量フィールドに設定される。第２オペランドレジ
スタ３１の後半の６４にキー領域の主記憶容量は、ブタ
線４０４を通してキー記憶先頭アドレステーブル２０の
６４にキー領域の主記憶容量フィールドに設定される。

キー記憶先頭アドレスカウンタ３２には４にキーのキー
記憶先頭アドレスが予め設定されており、その値がデー
タ線４０８を通してキー記憶先頭アドレステーブル２０
の４にキーのキー記憶先頭アドレスフィールドに人ノｊ
され、設定される。

次に、データ線４０３を通して前記第２オペランドレジ
スタ３１の前半の４にキー領域の主記憶容量と前記４に
キーのキー記憶先頭アドレスとがカウンタ制御部３３に
よって加算されて６４にキーのキー記憶先頭アドレスが
求められ、データ線４０６を通してキー記憶先頭アドレ
スカウンタ３２に設定される。

キー記憶先頭アドレスカウンタ３２に設定された前記６
４にキーのキー記憶先頭アドレスは、データ線４０９を
通してキー記憶先頭アドレステーブル２０の６４にキー
のキー記憶先頭アドレスフィールドに入力され、設定さ
れる。

次に、データ線４０５を通して前記第２オペランドレジ
スタ３１の後半の６４にキー領域の主記憶容量と前記６
４にキーのキー記憶先頭アドレスとがカウンタ制御部３
４によって加算されて次の４にキーのキー記憶先頭アド
レスが求められ、データ線４０７を通してキー記憶先頭
アドレスカウンタ３２に設定される。

［発明の効果］ 本発明によれば、低位アドレス、高位アドレスに制限さ
れずに異なったサイズの記憶保護単位を混在させること
が出来る。また、キー記憶を参照する時間を短縮するこ
とか出来る。さらに、主記憶の連続した領域を仮想計算
機に割り当てる仮想計算機システムにおいて異なるサイ
ズの記憶保護単位を混在させることが出来るようになる
。

【図面の簡単な説明】

第１図は本発明の主記憶キー制御装置の第１実施例のブ
ロック図、第２図は第１図の主記憶キー制御装置に対応
する主記憶の記憶保護単位の割り当て説明図、第３図は
第１図の主記憶キー制御装置における６４にキー記憶装
置および４にキー記憶装置の構成説明図、第４図は第１
図の主記憶キー制御装置における６　４　Ｋキー記憶装
置にデータをセットする命令の説明図、第５図は本発明
の主記憶キー制御装置の第２実施例のブロック図、第６
図は第５図の主記憶キー制御装置に対応する主記憶の記
憶保護単位の割り当て説明図、第７図は第５図の主記憶
キーｎｉす御装置における２５６にキー記憶装置および
６４にキー記憶装置および４にキー記憶装置の構成説明
図、第８図は本発明の主記憶キー制御装置の第３実施例
のブロック図、第９図は第８図の主記憶キー制御装置に
対応する主記憶の記憶保護単位の割り当て説明図、第１
０図は第８図の主記憶キー制御装置における２５６にキ
ー記憶装置および６４に７４にキー記憶装置の構成説明
図、第１１図は本発明の主記憶キー制御装置の第４実施
例のブロック図、第１２図は第１図の主記憶キー制御装
置に対応する仮想計算機の主記憶の実計算機の主記憶へ
の割り当て説明図、第１３図は仮想計算機の主記憶参照
アドレスを実計算機の主記憶参照アドレスに変換する作
動の説明図、第１４図は第１１図の主記憶キー制御装置
におけるキー記憶先頭アドレステーブルの構成説明図、
第１５図は第１１図の主記憶キー制御装置におけるキー
記憶先頭アドレステーブルにデータをセットする命令の
説明図である。 （符号の説明） １・・・主記憶参照アドレス。 １−１・・・主記憶参照アドレス拡張部２・・・キー記
憶装置。 ２−１・・・４にキー記憶装置。 ２−２・・６４にキー記憶装置。 ２−３・・・６４　Ｋ／４　Ｋキー記憶装置２−４・・
・２５６にキー記憶装置。 ３２７・・・セレクタ。 ４．４−１．９，２５．２６・加算器 ５・・・主記憶装置。 ６・・・Ｉフィールドラッチ ７・・・主記憶キー先頭カウンタ ８・４にキー記憶容量レジスタ １０．２２．２３・・・比較器 １１．３０・・・第１オペランドレジスタ。 ２０・・・キー記憶先頭アドレステーブル。 ２１・・・仮想計算機識別子 ２４・・・減算器 ３１・・・第２オペランドレジスタ ３２・・キー記憶先頭アドレスカウンタ３３．３４・・
カウンタ制御部。 ４０・・・シフタ。

Claims (1)

1. 【特許請求の範囲】 １、サイズの最も大きい記憶保護単位のキー記憶装置と
   、それよりサイズの小さい記憶保護単位のキー記憶装置
   と、主記憶キー参照手段とを備え、 前記各キー記憶装置は、そのエントリに、 自サイズの記憶保護単位についての主記憶キーを記憶す
   るか又は自サイズより小さい記憶保護単位のキー記憶装
   置の対応するエントリ群の先頭を示す値を記憶すると共
   に、自サイズより小さい記憶保護単位のキー記憶装置が
   存在するときは前記主記憶キーまたは前記値のいずれを
   記憶しているかの情報を記憶し、前記主記憶キー参照手
   段は、主記憶参照ア ドレスにより、サイズの最も大きい記憶保護単位のキー
   記憶装置の前記情報を調べて、主記憶キーが記憶されて
   いるならその主記憶キーを出力し、自サイズより小さい
   記憶保護単位のキー記憶装置の対応するエントリ群の先
   頭を示す値が記憶されているならその値と主記憶参照ア
   ドレスとにより対応するエントリをたどって主記憶キー
   に到達し、その主記憶キーを出力する ことを特徴とする主記憶キー制御装置。 ２、キー記憶装置に対して、主記憶キー又は他のキー記
   憶装置の対応するエントリ群の先頭を示す値のいずれか
   と、いずれを記憶しているかの情報とを設定するキー記
   憶装置設定手段をさらに有する請求項１の主記憶キー制
   御装置。 ３、実計算機の主記憶装置を複数個の領域に分割し、各
   領域を仮想計算機の主記憶装置として割り当て、複数の
   仮想計算機が同時に走行可能な仮想計算機システムにお
   いて、 キー記憶装置と、キーアドレス変換テーブ ルと、主記憶キー参照手段とを備え、 前記キー記憶手段は、各仮想計算機の主記 憶装置をサイズの異なる記憶保護単位毎の複数領域に分
   割したときの各領域の各主記憶キーを記憶し、 前記キーアドレス変換テーブルは、複数の 仮想計算機の各々を識別する情報と、各仮想計算機の主
   記憶装置内におけるサイズの異なる記憶保護単位毎の各
   領域の容量と、前記各領域の主記憶キーを記憶したキー
   記憶装置のエントリ群の先頭を示す値とを記憶し、 前記主記憶キー参照手段は、仮想計算機を 識別する情報と主記憶参照アドレスとから前記キーアド
   レス変換テーブルを参照して、対応する記憶保護単位の
   領域の容量とキー記憶装置のエントリ群の先頭を示す値
   とを取り出すと共に、それらと前記主記憶参照アドレス
   とからキー記憶装置参照アドレスを生成し、そのキー記
   憶装置参照アドレスにより前記キー記憶装置から主記憶
   キーを取り出し、その主記憶キーを出力する ことを特徴とする主記憶キー制御装置。 ４、キーアドレス変換テーブルに対して、複数の仮想計
   算機の各々を識別する情報と、各仮想計算機の主記憶領
   域内におけるサイズの異なる記憶保護単位毎の各領域の
   容量と、前記各領域の主記憶キーを記憶したキー記憶装
   置のエントリ群の先頭を示す値とを設定するキーアドレ
   ス変換テーブル設定手段をさらに有する請求項３の主記
   憶キー制御装置。