JPS6367659A - アドレス拡張方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要］ ３１ビツトアドレスを越えるアドレス長を用いるアドレ
ス拡張方式であり、汎用レジスタおよびプログラム状態
語に対応しアドレスの上位ビー／　トを保持するレジス
タを備え、複数個の３１ビットアドレス空間に同時にア
クセス可能とし、また３１ビットアドレス空間を越えて
分岐およびアドレスロードができるよう分岐命令および
アドレスロード命令を拡張したものである。

［産業上の利用分野］ 本発明は情報処理装置におけるアドレスの拡張方式に関
する。

現在、大型計算機におけるアドレス空間は、２２４バイ
トから２：１）バイトにまで拡張されているが、プログ
ラムの大型化、ならびにデータサイズの巨大化に伴い、
２３１バイト空間では不足しつつある。

従って、これに対処するため、効率の良いアドレスの拡
張方式が要望される。

［従来の技術］ 従来、特に大きなデータ空間に対処するための手段とし
て、公知のように、クロスメモリ機能（Ｄ　Ａ　Ｓ　：
　Ｄｕａｌ　Ａｄｄｒｅｓｓ　５ｐａｃｅ）と称する方
式が導入されているが、これでは同時に二つのアドレス
空間にしかアクセスできず、それ以外のアドレス空間に
アクセスする場合にはアドレス空間の切換えが必要であ
る。

［発明が解決しようとする問題点］ 上記に説明のように、従来のアドレス拡張方式では、同
時に三つ以上のアドレス空間にアクセスすることができ
ないという問題点がある。

また、アドレスを拡張したときには、従来の分岐命令等
ではアドレス空間を越える分岐ができないという問題点
がある。

本発明は、このような従来の問題点を解消した新規なア
ドレス拡張方式を提供しようとするものである。

［問題点を解決するための手段］ 第１図は本発明のアドレス拡張方式の原理を示すブロッ
ク図である。

第１図ｆａｔは、本発明のアドレス拡張方式によるメモ
リマツプを示す。

アドレスＯ〜２］１）をもって３１ビツトアドレスの一
つのアドレス空間を形成し、このアドレス空間が、アド
レス空間番号０〜２）２１までの２３２個存在し、６３
ビツトアドレスを構成する。

第１図（ｂｌは、本発明のアドレス拡張方式のためのレ
ジスタ構成を示す。

図において、ＧＲは既存のＮ個の汎用レジスタを示し、
データアドレスの下位３１ビットを格納する。

Ａ　Ｒ（１）はＧＲの各々に対応する上位３２ビツト、
即ちアドレス空間番号（ＡＳＮ）を格納するため設けた
第１のＮ個のレジスタである。

Ｄ　Ｒ（３）はＡ　Ｒ（１）の各々に対応し、そのアド
レス空間の属性を格納するため設けた第３のＮ個のレジ
スタである。

ｐ’ｓｗは既存のプログラム状態語（ＰＳＷ）を示し、
ここには命令アドレス（ＩＡ）の下位ビットが保持され
る。

Ｐ　Ａ　Ｒ（２）は命令アドレスの上位ビット、即ち空
間番号（Ａ　Ｓ　Ｎ）を格納するため設けた第２のレジ
スタである。

第１図（Ｃ）は、分岐命令拡張の原理を示すブロック図
である。

従来の分岐命令は、■プログラム状態語（ＰＳＷ）中の
命令アドレス（ＩＡ）を指定された汎用レジスタ（ＧＲ
）Ｒ＋に退避させる工程と、■指定された分岐先アドレ
スを格納しである汎用レジスタ（ＧＲ）Ｒ２の内容をｐ
ｓｗＯＩＡ部に移送する工程よりなる。

拡張アドレスモードの際には、上記■の工程と同時に、
Ｐ　Ａ　Ｒ（２）の内容を、汎用レジスタＲ１に対応す
るＡ　Ｒ（１）に退避させる退避手段（４）と、上記■
の工程と同時に、汎用レジスタＲ２に対応するＡＲの内
容をＰ　Ａ　Ｒ（２）にセットするセント手段（５）と
を付加するよう拡張するものである。

第１図（ｄ）は、アドレスロード命令拡張の原理を示す
ブロック図である。

従来のアドレスロード命令は、指定された汎用レジスタ
の内容ＧＲ（Ｂ２　）と、インデクスレジスタの内容Ｇ
Ｒ（Ｘ２）と、ディスプレースメントＤ２とを加算した
値を指定したロード先の汎用レジスタＲ１に移送する。

拡張アドレスモードの際には、上記工程の後、汎用レジ
スタＢ２に対応する第１のレジスタ（ＡＲ）の内容を、
指定されたロード先の汎用レジスタＲ１にセットするセ
ット手段（６）と、同じ＜Ｂｌに対応する第３のレジス
タ（Ｄ　Ｒ）の内容を、Ｒ１に対応するＤＲにセットす
るセント手段（７）とを付加するよう拡張する。

第１図（ｅ）は、新分岐命令の原理を示すブロック図で
ある。

この新規な分岐命令は、退避先レジスタＲ１および分岐
先アドレス格納レジスタＲ２の指定を受け、■ｐｓｗ内
のＩＡを汎用レジスタ（ＧＲ）Ｒ＋に、Ｐ　Ａ　Ｒの内
容をＡＲのＲ１に対応するレジスタに退避させた後、汎
用レジスタＲ２とこれに対応するＡＲの内容で指定され
るアドレスで主記憶を読み出した１語のデータをＰＡＲ
にセットする読出し・セット手段（８）と、汎用レジス
タＲ２とこれに対応するＡＲの内容＋４で指定されるア
ドレスで主記憶を読み出した１語のデータをＰＳＷＯＩ
Ａ部にセントする続出し・セット手段（９）を実行させ
る。

［作用コ 第１図（ａ）に示したメモリマツプにより、同図（ｂ）
に示したレジスタ構成を備えることにより、アドレス０
〜２１）−１、即ち２ギガバイトのアドレス空間を０〜
２３２だけ２．即ち４ギガ個備えた６３ビツトアドレス
に拡張することができるとともに、同時にＮ個の３１ビ
ットアドレス空間にアクセスすることが可能となる。

第１図（Ｃ）に示した分岐命令の拡張により、２３１バ
イトのアドレス空間を越える分岐が可能となり、アドレ
ス拡張をサポートすることができる。

第１図（ｄ）に示したアドレスロード命令の拡張により
、１命令によって２３１バイトのアドレス空間を越える
アドレスロードが可能となり、アドレス拡張をサポート
することができる。

第１図（ｅｌに示した新規な分岐命令により、上記ＡＲ
レジスタに格納したＮ個のアドレス空間以外の任意のア
ドレス空間にも分岐可能となり、アドレス拡張をサポー
トすることができる。

上記のアドレス拡張方式は、アドレス空間内では従来の
２４ビツトおよび３１ビツトアドレシングと互換性があ
る。ただし、特許請求の範囲第４項記載の一次元アトレ
シング方式（６３ビツト・ランプアラウンド）では、ア
ドレス空間“０”内でのみ従来の２４ビツトおよび３１
ビツトアドレシングと互換性がある。

［実施例コ 以下第２図〜第７図に示す実施例により、本発明をさら
に具体的に説明する。

第２図は、本発明の一実施例のレジスタ構成を示す図で
ある。

アドレスの下位３１ビット即ち空間内アドレスを格納す
る汎用レジスタ（ＧＲ）　、これに対応ず為上位３２ビ
ツト即ちアドレス空間番号（ＡＳＮ）を格納するアクセ
スレジスタ（ＡＲ）　、およびこれらに対応しそのアド
レス空間の属性を格納するレジスタ（Ｄ　Ｒ）を、１６
個ずつ（０〜１５）備える。

レジスタＤＲには、そのアドレス空間についての保護情
報として、保護キーに４ビツト、読出し／書込み／実行
の可否情報３ビツトを格納する。

ＰＳＷアクセスレジスク（ＰＡＲ）には、プログラム状
態語（ＰＳＷ）中の命令アドレス（ＩＡ）部（３１ビツ
ト）の上位３２ビツト、即ちＡＳＮを格納する。

このＡＳＮとＩＡにより、６３ビツトの命令アドレスを
構成する。

このアドレス構成により、データアクセスに関して、任
意の１６個のアクセス空間を同時にアクセス可能となる
。

第３図は、−次元アトレシング方式と二次元アドレシン
グ方式を示す図である。

第３図（ａ）の方式は、アドレス空間を越えるときに、
アドレス空間番号（Ａ　Ｓ　Ｎ）への桁上げを行わない
、３１ビットラップアラウンド方式であり、従って各ア
ドレス空間は独立してあり、二次元アドレシング方式と
呼ばれる。

第３図（ｂｌＯ方式は、アドレス空間を越えるときに、
アドレス空間番号（ＡＳＮ）への桁上げを行うようにし
た、６３ビントラップアラウンド方式であり、従って各
アドレス空間は連続しており、−次元アトレシング方式
と呼ばれる。

第４図は、本発明の一実施例におけるアドレス変換を示
す概念図である。

この実施例では、６３ビツトの仮想アドレスのうち、当
面は４７ビツト・アドレスとして運用し、上位１６ビツ
トは常にゼロとしている。

仮想アドレスの空間内アドレスは、セグメント（ＳＸ）
、ページ（ＰＸ）、ブロック（ＢＸ）に分けられ、アド
レス空間番号（ＡＳＮ）は、ＡＦＸとＡＳＮに分けられ
ている。

ＡＦＸによってＡＳＮ変換テーブル１を索引してＡＳＴ
Ｏを求め、ＡＳＴＯとＡＳＸの加算値でＡｓＮ変換テー
ブル２を索引してＳＴＯを求め、ＳＴＯとＳＸの加算値
でセグメントテーブルを索引してＰＴＯを求め、ＰＴＯ
とＰＸの加算値によりページテーブルを索引して実アド
レスの上位ＰＦＲＡを求める。

ＰＦＩ’ｌＡ　とＢＸにより実アドレスが得られる。

第５図は、本発明の一実施例における分岐命令拡張を示
す図である。

分岐命令には、分岐先アドレスを命令で直接生成する直
接分岐型のＢ　Ａ　Ｌ命令と、分岐先アドレスをレジス
タで指定するレジスタ間接分岐型のＢＡＬＲ命令とがあ
り、それぞれ図に示すように拡張される。

第６図は、本発明の一実施例におけるアドレスロード命
令の拡張を示す図である。

従来のアドレスロード命令（ＬＡ命令）により、６３ビ
ツトアドレスをレジスタにロードするには、ＬＡ命令の
ほかに、 しＯＡＤ　　ＲＲ／ＡＲＲ１，Ｒ２：ＤＲ（Ｒ＋　　）
　　←ＤＲ（Ｒ２）ＡＲ（Ｒ＋　）　＝ＡＲ（Ｒ２） が必要であるが、拡張により１命令でアドレスロードを
行うことができる。

第７図は、本発明の一実施例における新分岐命令の定義
を示す図である。

図に示す新分岐命令は、メモリ間接分岐型で定義され、
６３ビツトで分岐先アドレスを指定することができるか
ら、ＡＲで指定する１６個のアドレス空間以外の任意の
アドレス空間に分岐することが可能となる。

［発明の効果］ 以上説明のように本発明によれば、６３ビツト了トレシ
ングに拡張し、同時に１６個のアドレス空間にアクセス
可能となり、また３１ビットアドレス空間を越えて分岐
が可能となり、プログラムの大型か、データサイズの巨
大化に充分対応可能となり、その実用上の効果は極めて
大である。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例のレジスタ構成を示す図、 第３図は一次元アトレシング方式と二次元アドレシング
方式を示す図、 第４図は本発明の一実施例におけるアドレス変換を示す
図、 第５図は本発明の一実施例における分岐命令の拡張を示
す図、 第６図は本発明の一実施例におけるアドレスロード命令
の拡張を示す図、 第７図は本発明の一実施例における新分岐命令の定義を
示す図である。 図面において、 １はレジスタ（ＡＲ）、 ２はレジスタ（ＰＡＲ）、 ３はレジスタ（ＤＲ）、 ４は退避手段、 ５．６．７はセット手段、 ８．９は読出し・セット手段、 をそれぞれ示す。 （ｅ） 本発明の原理ブロック図 第　１　図 ＤＲＡＲＧＲ 本発明の−ｇＱｉのレジスタ構成を示す図第２図 ０　　１　　　　　　　　　　　　　　　　２”−１−
次元アドレシング方式と二次元アドレシング方式を示す
図第　　３　　図 ωビット仮想アドレスト１］】互に泣ＸＴう不１）０丁
下（［下【］０　　　　１６　　　２６３１）　　　１
２　　　′ｊ：Ｊ３１本発明の一実施例におけるアドレ
ス変換を示す図第　　４　　図 〈従来のＢＡＬ命令定義〉 ＢＡＬ　　Ｒ＋、Ｄｚ（Ｘｚ、Ｂｚ）　　：■ＧＲ（Ｒ
１）　−ＰＳＷ＜ＩＡ＞　＋４■ｐｓ獣ＩＡ＞−ＧＲ（
Ｂｚ）＋ＧＲ（Ｘｚ）　＋　Ｄｚ〈拡張後のＢＡＬ命令
〉 ＢＡＬ’　Ｒ＋、Ｄｚ（Ｘｚ、Ｂｚ）　　：■ＧＲ（Ｒ
１）　−ＰＳ駄ＩＡ＞　＋　４ＡＲ（Ｒ＋）　＝ＰＡＲ ■　ＰＳＷ＜ＩＡ＞−ＧＲ（Ｂｚ）＋　　ＧＲ（Ｘｚ）
　　＋　　Ｄ２ＰＡＲ”　ＡＲ（Ｂｚ） 〈従来のＢＡＬＲ命令の定義〉 ＢＡＬＲＲ＋、Ｒｚ　　　　　：　■　ＧＲ（Ｒ＋）　
　−ＰＳＷ＜ＩＡ＞　　÷　２■　ｐｓ讐＜ＩＡ）（；
Ｒ（Ｒｚ） 〈拡張後のＢＡＬＲ命令〉 Ｂ九ＬＲ’Ｒ，、Ｒ２：■ＧＲ（Ｒ＋）−ｐｓ匈〈■八
〉＋２ＡＲ（＋？＋）　−ＰＡＲ ■　ＰＳＷ＜ＩＡトＧＲ（Ｒｚ） ＰへＲ４−ＡＲ（Ｒ２） 本発明の一１ＨＩＪにおける分岐命令の拡張を示す図第
　　５　　図 〈従来のＬＡ命令の定義〉 ＬＡ　　Ｒ，、Ｄ、（χｚ、ＢＪ　：　ＧＲ（Ｒυ４−
　ＧＲ（ＢＺ）　＋　ＧＲ（Ｘｚ）　＋　Ｄｚ本発明の
一実施例におけるアドレスロード命令の拡張を示す図第
　　６　　図 第　　７　　図

Claims (7)

【特許請求の範囲】
1. （１）データアドレスの下位ビットを格納する汎用レジ
   スタの各々に対応し、データアドレスの該下位ビットを
   もって構成されるアドレス空間のアドレス空間番号を格
   納する第１のＮ個のレジスタ（１）と、 命令アドレスの上位ビットを格納する第２のレジスタ（
   ２）を備え、 同時にＮ個のアドレス空間のデータにアクセス可能なる
   よう構成したことを特徴とするアドレス拡張方式。
2. （２）上記第１のＮ個のレジスタ（１）の各々に対応す
   るアドレス空間の属性を格納する第３のＮ個のレジスタ
   （３）を備えるよう構成したことを特徴とする特許請求
   の範囲第１項記載のアドレス拡張方式。
3. （３）上記アドレスの下位ビットをもって構成されるア
   ドレス空間を越えるとき、アドレス空間番号への桁上げ
   を行わないよう構成したことを特徴とする特許請求の範
   囲第１項記載のアドレス拡張方式。
4. （４）上記アドレスの下位ビットをもって構成されるア
   ドレス空間を越えるとき、アドレス空間番号への桁上げ
   を行うよう構成したことを特徴とする特許請求の範囲第
   １項記載のアドレス拡張方式。
5. （５）上記第２のレジスタ（２）の内容を、指定された
   退避先汎用レジスタに対応する第１のレジスタ（１）に
   退避させる退避手段（４）と、 指定された分岐先アドレスを格納した汎用レジスタに対
   応する上記第１のレジスタ（１）の内容を上記第２のレ
   ジスタにセットするセット手段（５）を備えるよう拡張
   した分岐命令を具備するよう構成したことを特徴とする
   特許請求の範囲第１項記載のアドレス拡張方式。
6. （６）指定されたアドレスの下位ビットの格納された汎
   用レジスタに対応する上記第１のレジスタ（１）の内容
   を、指定されたロード先の汎用レジスタに対応する上記
   第１のレジスタ（１）にセットするセット手段（６）と
   、 指定されたアドレスの下位ビットの格納された汎用レジ
   スタに対応する上記第３のレジスタ（３）の内容を、指
   定されたロード先の汎用レジスタに対応する上記第３の
   レジスタ（３）にセットするセット手段（７）とを備え
   るよう、拡張したアドレスロード命令を具備するよう構
   成したことを特徴とする特許請求の範囲第１項記載のア
   ドレス拡張方式。
7. （７）指定された番号の汎用レジスタおよび対応する上
   記第１のレジスタ（１）で決るアドレスで読み出される
   主記憶上の１語を上記第２のレジスタ（２）へセットす
   る読出し・セット手段（８）と、該アドレス＋４のアド
   レスで読み出される主記憶上の１語をプログラム状態語
   中の命令アドレス部へセットする読出し・セット手段（
   ９）とを備えた分岐命令を具備するよう構成したことを
   特徴とする特許請求の範囲第１項記載のアドレス拡張方
   式。