JPH0441499B2 - - Google Patents
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- JPH0441499B2 JPH0441499B2 JP29500885A JP29500885A JPH0441499B2 JP H0441499 B2 JPH0441499 B2 JP H0441499B2 JP 29500885 A JP29500885 A JP 29500885A JP 29500885 A JP29500885 A JP 29500885A JP H0441499 B2 JPH0441499 B2 JP H0441499B2
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置に関し、特にMIS型コンデ
ンサ素子を有する半導体集積回路装置の改良に係
る。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a semiconductor device, and particularly to an improvement in a semiconductor integrated circuit device having an MIS type capacitor element.
第８図は、半導体集積回路装置中に設けられた
従来のMIS型（Metal−Insulator−
Semiconductor）コンデンサの断面構造を示して
いる。ここでMIS型コンデンサとは、金属電極層
と半導体電極層との間に、SiO2またはSi3N4等か
らなる薄い絶縁膜を介在させて構成された容量素
子である。
Figure 8 shows a conventional MIS type (Metal-Insulator) installed in a semiconductor integrated circuit device.
Semiconductor) shows the cross-sectional structure of a capacitor. Here, the MIS type capacitor is a capacitive element configured by interposing a thin insulating film made of SiO 2 or Si 3 N 4 between a metal electrode layer and a semiconductor electrode layer.
同図において、１はＰ型シリコン基板である。
該シリコン基板の図示しない領域には、集積回路
を構成するバイポーラトランジスタ等の種々の素
子が形成されている。また、シリコン基板１の表
面には、素子領域以外の部分を覆う厚いフイール
ド酸化膜２が形成されており、またコンデンサ領
域には薄い絶縁膜３を介して金属電極層４が形成
されている。この金属電極層４の近傍には、フイ
ールド酸化膜２に開孔されたコンタクトホールを
介して前記シリコン基板１にオーミツクコンタク
ト金属電極５が形成されている。この場合、Ｐ型
シリコン基板１および金属電極層４がコンデンサ
の電極板として機能すると共に、両者間に介在さ
れた薄い絶縁膜３が誘電体として機能する。 In the figure, 1 is a P-type silicon substrate.
Various elements such as bipolar transistors constituting an integrated circuit are formed in a region (not shown) of the silicon substrate. Further, a thick field oxide film 2 is formed on the surface of the silicon substrate 1 to cover a portion other than the element region, and a metal electrode layer 4 is formed in the capacitor region with a thin insulating film 3 interposed therebetween. In the vicinity of this metal electrode layer 4, an ohmic contact metal electrode 5 is formed on the silicon substrate 1 through a contact hole formed in the field oxide film 2. In this case, the P-type silicon substrate 1 and the metal electrode layer 4 function as electrode plates of a capacitor, and the thin insulating film 3 interposed between them functions as a dielectric.
第９図は、従来のMIS型コンデンサ素子の他の
例を示す断面図である。この例では、コンデンサ
を構造する半導体電極層として、フイールド酸化
膜２の上に形成された多結晶シリコン層６が用い
られている。そして、この多結晶シリコン層６の
表面を覆つて形成された薄い絶縁膜３′を介して、
コンデンサの金属電極層４が形成されている。な
お、薄い絶縁膜３′にはコンタクトホールが開孔
され、多結晶シリコン電極層６にオーミツクコン
タクトした金属電極５′が形成されている。 FIG. 9 is a sectional view showing another example of a conventional MIS type capacitor element. In this example, a polycrystalline silicon layer 6 formed on the field oxide film 2 is used as the semiconductor electrode layer structuring the capacitor. Then, through a thin insulating film 3' formed covering the surface of this polycrystalline silicon layer 6,
A metal electrode layer 4 of the capacitor is formed. Note that a contact hole is formed in the thin insulating film 3', and a metal electrode 5' in ohmic contact with the polycrystalline silicon electrode layer 6 is formed.
上記第８図および第９図のコンデンサにおける
容量Ｃは、薄い絶縁膜３，３′を介在して両側の
電極が積層されている部分の面積Ａ、薄い絶縁膜
３，３′の膜厚ｔ、および該絶縁膜３，３′の誘電
率によつて決まる。そこで、大容量のコンデンサ
を形成する一つの手段として、絶縁膜３，３′の
膜厚ｔを薄くする方法が用いられている。 The capacitance C in the capacitors shown in FIGS. 8 and 9 above is defined by the area A of the portion where the electrodes on both sides are laminated with the thin insulating films 3 and 3' interposed, and the thickness t of the thin insulating films 3 and 3'. , and the dielectric constant of the insulating films 3, 3'. Therefore, as one means of forming a large capacitance capacitor, a method is used in which the thickness t of the insulating films 3, 3' is reduced.
上記のように、従来のMIS型コンデンサでは絶
縁膜３，３′の膜厚ｔを薄くすることにより単位
面積当りの容量は増大するが、同時に絶縁膜の耐
圧は低下する。このため、例えば次の場合のよう
に種々の原因でコンデンサに高電圧が付加された
とき、絶縁破壊を生じて動作不能になる問題があ
つた。
As described above, in the conventional MIS type capacitor, by reducing the thickness t of the insulating films 3, 3', the capacitance per unit area increases, but at the same time, the withstand voltage of the insulating film decreases. For this reason, when a high voltage is applied to the capacitor for various reasons, such as in the following cases, dielectric breakdown occurs and the capacitor becomes inoperable.
第一に、最近のドライエツチングを用いた製造
プロセスでは、製造工程中にコンデンサに対しそ
の耐圧を越える電圧が印加されることが多い。こ
の場合のコンデンサの絶縁破壊は、製造歩留を著
しく低下させることになる。特に、多層配線プロ
セスにおいて一層目の金属配線工程が終了した段
階でコンデンサが孤立してしまう場合には、コン
デンサの金属電極層がチヤージアツプされ易いか
ら、不良発生が一層顕著に現れる。 First, in recent manufacturing processes using dry etching, a voltage exceeding the withstand voltage of the capacitor is often applied to the capacitor during the manufacturing process. Dielectric breakdown of the capacitor in this case significantly reduces manufacturing yield. In particular, if a capacitor becomes isolated at the stage where the first layer metal wiring process is completed in a multilayer wiring process, the metal electrode layer of the capacitor is likely to be charged up, so that the occurrence of defects becomes more noticeable.
第二としては、ICの組立て工程中およびICの
使用中において、ピンを通して外部から印加され
るサージによりコンデンサがチヤージアツプさ
れ、絶縁破壊を起こす場合である。 The second case is when the capacitor is charged up due to a surge applied from the outside through the pin during the IC assembly process and when the IC is in use, causing dielectric breakdown.
本発明は上記事情に鑑みてなされたもので、半
導体集積回路装置の製造工程および使用時におい
て、装置内に形成されたMIS型コンデンサ素子に
絶縁破壊が生じるのを防止することを目的とす
る。
The present invention has been made in view of the above circumstances, and an object of the present invention is to prevent dielectric breakdown from occurring in an MIS type capacitor element formed in a semiconductor integrated circuit device during the manufacturing process and use of the device.
本発明においては、集積回路装置内における
MIS型コンデンサ素子の両電極に対し、半導体基
板中に形成された保護用のダイオードを接続する
こととした。
In the present invention, within an integrated circuit device,
We decided to connect a protective diode formed in the semiconductor substrate to both electrodes of the MIS type capacitor element.
これにより、コンデンサの電極が過度にチヤー
ジアツプされたときには、前記保護用のダイオー
ドを通して半導体基板側にチヤージを逃がし、コ
ンデンサの絶縁破壊を防止することができる。 Thereby, when the electrodes of the capacitor are excessively charged up, the charge can be released to the semiconductor substrate side through the protective diode, thereby preventing dielectric breakdown of the capacitor.
第１図は、本発明の一実施例を示す断面図であ
る。同図において、１１はＰ型シリコン基板であ
る。該シリコン基板１１の上には、エピタキシヤ
ル成長されたＮ型シリコン層１２が形成されてい
る。該Ｎ型エピタキシヤル層１２の表面からは、
Ｐ型シリコン基板１１に達するP+型アイソレー
シヨン拡散層１３…が形成され、こりによつて各
素子領域が電気的に分離されている。コンデンサ
用の素子領域には、Ｎ型エピタキシヤル層１２と
Ｐ型シリコン基板１１との間にN+型埋込領域１
４が形成されている。そして、該埋込領域１４に
達するN+型拡散層１５が形成されている。一方、
ダイオード用の素子領域にはP+型領域１６が設
けられ、Ｎ型エピタキシヤル層１２との間にダイ
オードとして機能するPN接合が形成されてい
る。上記種々の不純物領域が形成されたエピタキ
シヤル層１２の表面は厚いフイールド酸化膜１７
で覆われているが、コンデンサ用の素子領域だけ
は膜厚の薄いSiO2膜１８を覆つてコンデンサの
金属電極層１９が形成され、該金属電極層１９は
金属配線２０を介して前記ダイオード素子を構成
するＰ型領域１６に接続されている。２１はN+
型拡散層１５にオーミツクコンタクトして設けら
れた金属電極である。なお、図示しない領域には
バイポーラトランジスタ等の他の素子が形成され
ている。
FIG. 1 is a sectional view showing one embodiment of the present invention. In the figure, 11 is a P-type silicon substrate. On the silicon substrate 11, an epitaxially grown N-type silicon layer 12 is formed. From the surface of the N-type epitaxial layer 12,
A P + type isolation diffusion layer 13 reaching the P type silicon substrate 11 is formed, and each element region is electrically isolated by the stiffness. In the element region for the capacitor, there is an N + type buried region 1 between the N type epitaxial layer 12 and the P type silicon substrate 11.
4 is formed. Then, an N + type diffusion layer 15 reaching the buried region 14 is formed. on the other hand,
A P + -type region 16 is provided in the diode element region, and a PN junction functioning as a diode is formed between it and the N-type epitaxial layer 12 . The surface of the epitaxial layer 12 on which the various impurity regions are formed is covered with a thick field oxide film 17.
However, only the element region for the capacitor is covered with a thin SiO 2 film 18 to form a metal electrode layer 19 of the capacitor, and the metal electrode layer 19 is connected to the diode element via the metal wiring 20. It is connected to the P-type region 16 that constitutes the. 21 is N +
This is a metal electrode provided in ohmic contact with the type diffusion layer 15. Note that other elements such as bipolar transistors are formed in regions not shown.
上記実施例では、薄いSiO2膜１８下に形成さ
れたN+領域がMIS型コンデンサの半導体電極層
として機能し、従つて該N+拡散層１５、薄い
SiO2膜１８および金属電極層１９がMIS型コン
デンサ素子を構成している。そして、金属電極層
１９はＮ型エピタキシヤル層１２との間でダイオ
ードを構成するＰ型領域１６に接続され、且つ該
Ｎ型エピタキシヤル層はＰ型シリコン基板１１と
の間でダイオードを構成している。また、MIS型
コンデンサの半導体電極層、即ちN+型拡散層１
５は、Ｐ型シリコン基板１１との間でダイオード
を構成している。従つて、第１図の構造からなる
半導体装置は等価回路的に第２図で表わされる。
その結果、MISコンデンサの金属電極層１９に高
電圧が印加された場合には、配線２０を介して金
属電極層１９に接続されている直列且つ逆向きの
二つのダイオードを通して基板１１に電流が流れ
るから、金属電極層１９の過度のチヤージアツプ
が回避され、絶縁破壊が防止される。しかも、金
属電極層１９に接続されている二つのダイオード
が直列且つ逆向きであるから、金属電極層１９に
印加される電圧が＋でも−でも同様の保護作用が
得られる。即ち、何れの場合にも、二つのダイオ
ードの内で逆バイアスになつている方がブレーク
ダウンして電流が流れることになる。 In the above embodiment, the N + region formed under the thin SiO 2 film 18 functions as the semiconductor electrode layer of the MIS type capacitor, and therefore the N + diffusion layer 15 is thin.
The SiO 2 film 18 and the metal electrode layer 19 constitute a MIS type capacitor element. The metal electrode layer 19 is connected to the P-type region 16 that forms a diode with the N-type epitaxial layer 12, and the N-type epitaxial layer forms a diode with the P-type silicon substrate 11. ing. In addition, the semiconductor electrode layer of the MIS type capacitor, that is, the N + type diffusion layer 1
5 constitutes a diode with the P-type silicon substrate 11. Therefore, the semiconductor device having the structure shown in FIG. 1 is represented in terms of an equivalent circuit as shown in FIG. 2.
As a result, when a high voltage is applied to the metal electrode layer 19 of the MIS capacitor, a current flows to the substrate 11 through the two series and opposite diodes connected to the metal electrode layer 19 via the wiring 20. Therefore, excessive charge up of the metal electrode layer 19 is avoided, and dielectric breakdown is prevented. Furthermore, since the two diodes connected to the metal electrode layer 19 are connected in series and in opposite directions, the same protective effect can be obtained whether the voltage applied to the metal electrode layer 19 is positive or negative. That is, in either case, the one of the two diodes that is reverse biased will break down and a current will flow.
上記の作用によつて、第１図の実施例では製造
工程中におけるコンデンサの絶縁破壊不良発生率
を顕著に減少させることができる。例えば、薄い
SiO2膜１８の膜厚を500〓としたMIS型コンデン
サ（通常の耐圧は15〜50V）の場合、保護ダイオ
ードを設けていない従来例での歩留は25〜36％で
あるのに対し、上記実施例における歩留は100％
と著しい向上が見られた。また、上記保護ダイオ
ードは装置の動作中においても同様に作用するか
ら、使用時のサージ入力による絶縁破壊不良も顕
著に低減され、信頼性は大幅に向上する。 Due to the above-mentioned effects, the embodiment shown in FIG. 1 can significantly reduce the incidence of dielectric breakdown defects in capacitors during the manufacturing process. For example, thin
In the case of MIS type capacitors with a SiO 2 film 18 thickness of 500㎓ (normal breakdown voltage is 15 to 50V), the yield is 25 to 36% in the conventional example without a protection diode, whereas the yield is 25 to 36%. Yield in the above example is 100%
A significant improvement was seen. Moreover, since the protection diode acts in the same way even during operation of the device, the occurrence of dielectric breakdown failures due to surge input during use is significantly reduced, and reliability is greatly improved.
つぎに、本発明の更に好ましい実施例について
説明する。 Next, more preferred embodiments of the present invention will be described.
第３図は、本発明の他の実施例を示す断面図で
ある。この実施例では、MIS型コンデンサの半導
体電極層として、N+型拡散層ではなくP+型拡散
層２２が形成されている。その他の構成は第１図
の実施例と全く同じである。この実施例では、
MIS型コンデンサの半導体電極層、即ちP+型拡
散層２２はＮ型エピタキシヤル層１２との間でダ
イオードを構成し、且つ該Ｎ型エピタキシヤル層
１２はＰ型シリコン基板１１との間でもダイオー
ドを構成している。従つて、この実施例の等価回
路図は第４図で表わされ、MIS型コンデンサの半
導体電極層２２にも直列且つ逆向きの二つのダイ
オードが接続された形になつている。 FIG. 3 is a sectional view showing another embodiment of the present invention. In this embodiment, a P + -type diffusion layer 22 is formed instead of an N + -type diffusion layer as the semiconductor electrode layer of the MIS type capacitor. The rest of the structure is exactly the same as the embodiment shown in FIG. In this example,
The semiconductor electrode layer of the MIS type capacitor, that is, the P + type diffusion layer 22 forms a diode with the N type epitaxial layer 12, and the N type epitaxial layer 12 also forms a diode with the P type silicon substrate 11. It consists of Therefore, the equivalent circuit diagram of this embodiment is shown in FIG. 4, and the semiconductor electrode layer 22 of the MIS type capacitor is also connected with two diodes in series and opposite directions.
第５図は本発明の更に別の実施例を示す断面図
で、第２図の従来例と同じく、フイールド酸化膜
１７上に形成された多結晶シリコン層をMIS型コ
ンデンサの半導体電極層に用いたものである。即
ち、この実施例では多結晶シリコン層２３の表面
を覆つて薄いSiO2膜１８′が形成され、該薄い
SiO2膜の上にMIS型コンデンサの金属電極層１
９が形成されている。またこの実施例では、エピ
タキシヤル層１２との間に保護用ダイオードを構
成する二つのＰ型領域１６1，１６2が独立して設
けられている。そして、金属電極層１９が配線層
２０を介してこの一方のＰ型領域１６1に接続さ
れると共に、他方のＰ型領域１６2には多結晶シ
リコン層２３にオーミツクコンタクトして設けた
金属電極２１が接続されている。この実施例の等
価回路は第６図に示す通りで、MIS型コンデンサ
の両電極層の夫々に、直列且つ逆向きの二つのダ
イオードが接続された形になつている。 FIG. 5 is a cross-sectional view showing still another embodiment of the present invention, in which, like the conventional example shown in FIG. It was there. That is, in this embodiment, a thin SiO 2 film 18' is formed covering the surface of the polycrystalline silicon layer 23.
Metal electrode layer 1 of MIS type capacitor on SiO 2 film
9 is formed. Further, in this embodiment, two P-type regions 16 1 and 16 2 are independently provided between the epitaxial layer 12 and constitute a protection diode. A metal electrode layer 19 is connected to one of the P-type regions 16 1 via a wiring layer 20 , and a metal electrode layer 19 is connected to the other P-type region 16 2 in ohmic contact with the polycrystalline silicon layer 23 . Electrode 21 is connected. The equivalent circuit of this embodiment is as shown in FIG. 6, in which two diodes in series and opposite directions are connected to each of the electrode layers of the MIS type capacitor.
上記第３図および第５図の実施例では、チヤー
ジアツプによる絶縁破壊を防止する上で第１図の
実施例よりも大きな効果が得られる他、更に次の
ような特別の効果が得られる。即ち、MIS型コン
デンサの両方の電極に対して直列且つ逆向きの二
つのダイオードが接続されているから、例えば第
７図の回路図に示すように、コンデンサの両電極
が直接には接地されず且つ両電極間の電位関係が
逆転するところに使用した場合に、＋または−の
サージ入力が何れの側から負荷されたとしても上
記と同様にMIS型コンデンサの絶縁破壊を防止す
ることができる。 The embodiments shown in FIGS. 3 and 5 have a greater effect than the embodiment shown in FIG. 1 in preventing dielectric breakdown due to charge up, and also have the following special effects. In other words, since two diodes are connected in series and in opposite directions to both electrodes of the MIS type capacitor, both electrodes of the capacitor are not directly grounded, as shown in the circuit diagram in Figure 7, for example. In addition, when used where the potential relationship between the two electrodes is reversed, dielectric breakdown of the MIS type capacitor can be prevented in the same way as described above, regardless of which side the + or - surge input is applied.
なお、以上の実施例ではMIS型コンデンサの薄
い絶縁膜としてSiO2を用いたが、
Si3N4膜等の他の絶縁膜を用いた場合にも同様
に本発明を適用できる。 Note that although SiO 2 was used as the thin insulating film of the MIS type capacitor in the above embodiments, the present invention can be similarly applied to cases where other insulating films such as a Si 3 N 4 film are used.
また、上記実施例では保護用のダイオード素子
をMIS型コンデンサに隣接して設けているが、
MIS型コンデンサの電極層に接続されてさえいれ
ば、保護ダイオードをコンデンサ素子から離間さ
せて設けてもよい。 Furthermore, in the above embodiment, a protective diode element is provided adjacent to the MIS type capacitor.
The protection diode may be provided apart from the capacitor element as long as it is connected to the electrode layer of the MIS type capacitor.
以上詳述したように、本発明によれば、半導体
集積回路装置の製造工程において装置内に形成さ
れたMIS型コンデンサ素子に絶縁破壊が生じるの
を防止して製造歩留を大幅に向上することがで
き、また使用時におけるMIS型コンデンサの破壊
を防止して信頼性を向上できる等、顕著な効果が
得られるものである。
As detailed above, according to the present invention, it is possible to prevent dielectric breakdown from occurring in MIS type capacitor elements formed in a semiconductor integrated circuit device in the manufacturing process of the device, thereby significantly improving the manufacturing yield. It also has remarkable effects, such as preventing MIS type capacitors from being destroyed during use and improving reliability.
第１図は本発明の一実施例になる半導体装置の
要部構造を示す断面図であり、第２図はその等価
回路図、第３図は本発明の他の実施例を示す断面
図であり、第４図はその等価回路図、第５図は本
発明の更に別の実施例を示す断面図であり、第６
図はその等価回路図、第７図は第３図および第５
図の実施例を用いて特に効果的な回路の例を示す
図、第８図および第９図は、夫々従来のMIS型コ
ンデンサの構造を示す断面図である。
１１……Ｐ型シリコン基板、１２……Ｎ型エピ
タキシヤルシリコン層、１３……P+型アイソレ
ーシヨン拡散層、１４……N+型埋込領域、１５
……N+拡散層、１６，１６1，１６2……P+領域、
１７……フイールド酸化膜、１８，１８′……薄
いSiO2膜、１９……金属電極層、２０……配線
層、２１……金属電極、２２……P+型拡散層、
２３……多結晶シリコン層。
FIG. 1 is a cross-sectional view showing the main structure of a semiconductor device according to an embodiment of the present invention, FIG. 2 is an equivalent circuit diagram thereof, and FIG. 3 is a cross-sectional view showing another embodiment of the present invention. 4 is an equivalent circuit diagram thereof, FIG. 5 is a sectional view showing still another embodiment of the present invention, and FIG.
The figure is the equivalent circuit diagram, and Figure 7 is the equivalent circuit diagram of Figures 3 and 5.
FIGS. 8 and 9, which show examples of particularly effective circuits using the illustrated embodiment, are cross-sectional views showing the structure of conventional MIS type capacitors, respectively. 11...P type silicon substrate, 12...N type epitaxial silicon layer, 13...P + type isolation diffusion layer, 14...N + type buried region, 15
...N + diffusion layer, 16, 16 1 , 16 2 ... P + region,
17... Field oxide film, 18, 18'... Thin SiO 2 film, 19... Metal electrode layer, 20... Wiring layer, 21... Metal electrode, 22... P + type diffusion layer,
23...Polycrystalline silicon layer.
Claims (1)
子の両電極に対して、半導体基板中に形成された
保護ダイオードを接続すると共に、前記電極の少
なくとも一方には逆方向で且つ直列に結合された
二つの保護ダイオードを接続した半導体装置であ
つて、 前記MIS型コンデンサ素子は、第一導電型の半
導体基板に島状に形成された第二導電型の拡散電
極層と、該拡散電極層にオーミツクコンタクトし
て設けられた金属電極と、前記拡散電極層上を覆
つて形成された薄い絶縁膜と、該絶縁膜上に積層
された金属電極層とで構成され、 前記拡散電極層に接続された保護ダイオード
は、前記半導体基板と、前記MIS型コンデンサ素
子を構成する拡散電極層および該拡散電極層に設
けられた前記金属電極と、該拡散電極層および前
記半導体基板の間に形成された第二導電型の高濃
度埋込み領域とによつて構成され、 前記金属電極層に接続された保護ダイオード
は、前記半導体基板と、該基板に形成された第二
導電型の島状領域と、該島状領域に形成され且つ
前記金属電極層にオーミツクコンタクトされた第
一導電型の不純物領域とで構成されることを特徴
とする半導体装置。 ２ 集積回路装置内におけるMIS型コンデンサ素
子の両電極に対して、半導体基板中に形成された
保護ダイオードを接続すると共に、前記電極の少
なくとも一方には逆方向で且つ直列に結合された
二つの保護ダイオードを接続した半導体装置であ
つて、 前記MIS型コンデンサ素子は、第一導電型の半
導体基板に形成された第二導電型の島状領域と、
該島状領域内に形成された第一導電型の拡散電極
層と、該拡散電極層にオーミツクコンタクトして
設けられた金属電極と、前記拡散電極層上を覆つ
て形成された薄い絶縁膜と、該絶縁膜上に積層さ
れた金属電極層とで構成され、 前記拡散電極層に接続された保護ダイオード
は、前記半導体基板と、前記MIS型コンデンサ素
子を構成する島状領域と、該島状領域および前記
半導体基板の間に形成された第二導電型の高濃度
埋込み領域と、前記拡散電極層と、該拡散電極層
に設けられた前記金属電極とによつて構成され、 前記金属電極層に接続された保護ダイオード
は、前記半導体基板と、該基板に形成された第二
導電型の他の島状領域と、該島状領域に形成され
且つ前記金属電極層にオーミツクコンタクトされ
た第一導電型の不純物領域とで構成されることを
特徴とする半導体装置。[Claims] 1. A protection diode formed in a semiconductor substrate is connected to both electrodes of an MIS type capacitor element in an integrated circuit device, and a protection diode formed in a semiconductor substrate is connected to at least one of the electrodes in the opposite direction and in series. The MIS type capacitor element is a semiconductor device in which two coupled protection diodes are connected, and the MIS type capacitor element includes a second conductivity type diffusion electrode layer formed in an island shape on a first conductivity type semiconductor substrate, and a second conductivity type diffusion electrode layer formed in an island shape on a first conductivity type semiconductor substrate. The diffusion electrode layer is composed of a metal electrode provided in ohmic contact with the layer, a thin insulating film formed to cover the diffusion electrode layer, and a metal electrode layer laminated on the insulation film. A protection diode connected to the semiconductor substrate is formed between the semiconductor substrate, the diffusion electrode layer constituting the MIS type capacitor element, the metal electrode provided on the diffusion electrode layer, and the diffusion electrode layer and the semiconductor substrate. a second conductivity type high-concentration buried region connected to the metal electrode layer; and a first conductivity type impurity region formed in the island region and in ohmic contact with the metal electrode layer. 2. A protection diode formed in a semiconductor substrate is connected to both electrodes of a MIS type capacitor element in an integrated circuit device, and two protection diodes are coupled in opposite directions and in series to at least one of the electrodes. A semiconductor device having a diode connected thereto, wherein the MIS type capacitor element includes an island-like region of a second conductivity type formed on a semiconductor substrate of a first conductivity type;
A first conductivity type diffusion electrode layer formed within the island-like region, a metal electrode provided in ohmic contact with the diffusion electrode layer, and a thin insulating film formed to cover the diffusion electrode layer. and a metal electrode layer laminated on the insulating film, and a protection diode connected to the diffusion electrode layer is connected to the semiconductor substrate, an island region constituting the MIS type capacitor element, and a metal electrode layer laminated on the insulating film. a second conductivity type high concentration buried region formed between the shaped region and the semiconductor substrate, the diffusion electrode layer, and the metal electrode provided on the diffusion electrode layer, the metal electrode The protection diode connected to the layer includes the semiconductor substrate, another island-like region of a second conductivity type formed on the substrate, and the protection diode formed on the island-like region and in ohmic contact with the metal electrode layer. 1. A semiconductor device comprising: a first conductivity type impurity region; and a first conductivity type impurity region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29500885A JPS62154661A (en) | 1985-12-26 | 1985-12-26 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29500885A JPS62154661A (en) | 1985-12-26 | 1985-12-26 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62154661A JPS62154661A (en) | 1987-07-09 |
| JPH0441499B2 true JPH0441499B2 (en) | 1992-07-08 |
Family
ID=17815141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29500885A Granted JPS62154661A (en) | 1985-12-26 | 1985-12-26 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62154661A (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2786652B2 (en) * | 1989-02-28 | 1998-08-13 | 株式会社東芝 | Semiconductor device |
| US5706163A (en) * | 1995-11-28 | 1998-01-06 | California Micro Devices Corporation | ESD-protected thin film capacitor structures |
| JP5072282B2 (en) * | 2006-07-31 | 2012-11-14 | 新日本無線株式会社 | Semiconductor device |
| US11063034B2 (en) * | 2019-06-27 | 2021-07-13 | Micron Technology, Inc. | Capacitor structures |
-
1985
- 1985-12-26 JP JP29500885A patent/JPS62154661A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62154661A (en) | 1987-07-09 |
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|---|---|---|---|
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