JP2579989B2 - Electrostatic discharge protection device - Google Patents

Electrostatic discharge protection device

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【発明の詳細な説明】 〔概 要〕 半導体集積回路に対する静電破壊保護装置に関し、 サブアースあるいは素子分離領域(アイソレーション
領域)も保護素子の一部として利用することにより該素
子領域の有効利用をはかることを目的とし、 第1のP+領域およびn+領域で形成された第1のダイオ
ードの周りに第2のn+領域が形成され、更に該第2のn+
領域の周りに、該第2のn+領域との側面接合部に第2の
ダイオードを形成しかつサブアースおよび素子分離領域
をも兼用する第2のP+領域が形成され、該第1のP+領域
と該第2のn+領域とが短絡されることにより構成され
る。
DETAILED DESCRIPTION OF THE INVENTION [Summary] Regarding an electrostatic discharge protection device for a semiconductor integrated circuit, a sub-earth or an element isolation region (isolation region) is also used as a part of a protection element to effectively use the element region. intended to achieve, the second n + region is formed around the first diode formed in the first P + region and the n + region, further said 2 n +
Around the region, a second P + region is formed which forms a second diode at a side junction with the second n + region and also serves as a sub-earth and an element isolation region, and the first P + region is formed. + Region and the second n + region are short-circuited.

〔産業上の利用分野〕[Industrial applications]

本発明は半導体集積回路(例えばメモリなど)に対す
る静電破壊保護装置に関する。
The present invention relates to an electrostatic discharge protection device for a semiconductor integrated circuit (for example, a memory).

〔従来の技術〕[Conventional technology]

一般にこの種の静電破壊保護装置として第5図に示さ
れるような回路がしばしば用いられる。該第5図中、T
は所定の内部回路(例えばメモリなど)に対する外部入
力端子(あるいは出力端子)であって、該端子Tから該
内部回路に至る配線にダイオードD1,D2が接続され、ダ
イオードD1のカソード側はアース電位とされ、一方ダイ
オードD2のアノード側は半導体基板に印加される電位V
EE(例えば−5.2Vで、通常サブアースと称する)が印加
される。
Generally, a circuit as shown in FIG. 5 is often used as this kind of electrostatic discharge protection device. In FIG. 5, T
Is an external input terminal (or output terminal) for a predetermined internal circuit (for example, a memory or the like). Diodes D1 and D2 are connected to a wiring extending from the terminal T to the internal circuit. On the other hand, the anode side of the diode D2 is the potential V applied to the semiconductor substrate.
EE (eg -5.2V, usually referred to as sub-earth) is applied.

このようにして該集積回路の組立工程などにおいて、
人体あるいはパッケージなどを介して該外部端子Tから
侵入する正側の静電気はダイオードD1を介してアース側
に流され、一方負側の静電気はダイオードD2を介してサ
ブアースVEE側から該端子T側に流され、これによって
該静電気による該端子の大巾な電位変化を抑制し、該内
部回路が静電破壊から保護される。
Thus, in the process of assembling the integrated circuit,
Positive electrostatic charge entering from the external terminal T through the human body or package is flowed to the ground side via the diode D1, whereas the negative side of the static electricity the terminal T side from Sabuasu V EE side via the diode D2 This suppresses a large potential change of the terminal due to the static electricity, and protects the internal circuit from electrostatic breakdown.

なお該ダイオードには常時逆バイアス電位が印加され
ており、該内部回路に対しては該ダイオードは何等の影
響も与えない。
Note that a reverse bias potential is always applied to the diode, and the diode has no effect on the internal circuit.

この場合、該ダイオードを該半導体基板内に形成する
にあたっては、第6図に示されるような構成が通常使用
される。すなわち第6図において、71はP-形半導体基
板、72はn+形の埋込層、73はn-形のエピタキシャル層、
74および75はそれぞれn+形およびP+形の拡散領域、76は
シリコン酸化膜などの絶縁膜、77および78はそれぞれア
ルミニウムの配線端子を示しており、該P+形拡散層75と
n+形埋込層72との接合部にダイオードが形成される。
In this case, when forming the diode in the semiconductor substrate, a configuration as shown in FIG. 6 is usually used. That is, in FIG. 6, 71 is a P − type semiconductor substrate, 72 is an n + type buried layer, 73 is an n − type epitaxial layer,
74 and 75 are n + type and P + type diffusion regions, 76 is an insulating film such as a silicon oxide film, 77 and 78 are aluminum wiring terminals, respectively, and the P + type diffusion layer 75 and
A diode is formed at the junction with n + type buried layer 72.

第7図は、上記ダイオードの構成を利用した従来技術
における静電破壊保護装置の構成を例示するもので、該
第7図中、51はP-形半導体基板、52および53はn+形埋込
層、54はn-形エピタキシャル層、55および56はそれぞれ
n+形およびP+形拡散領域で、該P+形拡散領域56とn+形埋
込層52との接合部に上記ダイオードD1が形成される。57
はP+形のアイソレーション領域(素子分離領域)であっ
て、その内部領域を取り囲むように形成されている。更
に58および59はそれぞれn+形およびP+形拡散領域で、上
記ダイオードD2は上記P-形半導体基板51とn+形埋込層53
との接合部に形成される。また60はシリコン酸化膜など
の絶縁膜、61は該ダイオードD2に対するアノード側の配
線端子で基板電位VEE(例えば−5.2V)が印加されるサ
ブアース側の端子である。62は上記内部回路にアルミニ
ウム配線を介して接続される外部入出力端子Tであっ
て、該ダイオードD1のアノード側と該ダイオードD2のカ
ソード側とに接続される。63は該ダイオードD1に対する
カソード側の配線端子でグラウンド電位が印加されるア
ース側の端子である。
Figure 7 is intended to illustrate the configuration of the electrostatic discharge protection device in the prior art utilizing the configuration of the diode, in said Figure 7, the P 51 - type semiconductor substrate, 52 and 53 are n + Katachiuma Included layer, 54 is the n - type epitaxial layer, respectively 55 and 56
In the n + -type and P + -type diffusion regions, the diode D1 is formed at the junction between the P + -type diffusion region 56 and the n + -type buried layer 52. 57
Is a P + type isolation region (element isolation region), which is formed so as to surround the internal region thereof. Further, 58 and 59 are n + type and P + type diffusion regions, respectively, and the diode D2 is the P − type semiconductor substrate 51 and the n + type buried layer 53.
Formed at the junction with Reference numeral 60 denotes an insulating film such as a silicon oxide film, and reference numeral 61 denotes a wiring terminal on the anode side of the diode D2, which is a terminal on the sub-earth side to which a substrate potential V EE (for example, −5.2 V) is applied. Reference numeral 62 denotes an external input / output terminal T connected to the internal circuit via an aluminum wiring, and is connected to the anode side of the diode D1 and the cathode side of the diode D2. 63 is a cathode-side wiring terminal for the diode D1 and is a ground-side terminal to which a ground potential is applied.

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

上記第7図に示されるような従来技術の構成による
と、サブアース側(VEEが印加されている)の端子61
や、グラウンド電位側の端子63が保護素子(ダイオード
D1およびD2)部分とかなり離れており、それだけ各ダイ
オードの寄生抵抗(各ダイオードと直列に接続される)
が増大し、したがって各保護素子(各ダイオードの接合
部)に直接印加される静電気による電圧が降下して静電
破壊保護特性が劣化するとともに、上記アイソレーショ
ン領域(素子分離領域)を設けることによって保護装置
全体の面積が増大し、更にP-形半導体基板とn+形埋込層
53との接合部に形成されるダイオードD2の容量を十分に
大きくとることが困難で、特に負側の静電気に対する静
電耐量が減少してしまうなどの課題を有している。
According to the prior art arrangement shown in the FIG. 7, the terminal of Sabuasu side (V EE is applied) 61
And the terminal 63 on the ground potential side is a protection element (diode
D1 and D2) parts are far apart and the parasitic resistance of each diode (connected in series with each diode)
Therefore, the voltage due to the static electricity directly applied to each protection element (junction of each diode) drops to degrade the electrostatic breakdown protection characteristic, and by providing the above-mentioned isolation region (element isolation region). increasing the area of the entire protective device further P - type semiconductor substrate and the n + -type buried layer
It is difficult to make the capacity of the diode D2 formed at the junction with the 53 sufficiently large, and there is a problem that the electrostatic withstand capacity against static electricity on the negative side is reduced.

本発明はかかる課題を解決するためになされたもの
で、上記サブアース領域やアイソレーション領域を保護
素子(この場合ダイオードD2)の一部として一体的に形
成することにより、該素子領域の有効利用をはかるとと
もに各ダイオードの寄生抵抗を減少させ、更に上記VEE
側のダイオードD2の容量をも十分に大きくとるようにし
て、負側の静電気に対する静電耐量をも増大させるよう
にしたものである。
The present invention has been made to solve such a problem, and the sub-earth region and the isolation region are integrally formed as a part of a protection element (in this case, a diode D2) so that the element area can be effectively used. reducing the parasitic resistance of each diode strive further above V EE
The capacity of the diode D2 on the side is also made sufficiently large, so that the electrostatic resistance against static electricity on the negative side is also increased.

〔課題を解決するための手段〕[Means for solving the problem]

上記課題を解決するために本発明によれば、第1のP+
領域およびn+領域で形成された第1のダイオードの周り
に第2のn+領域が形成され、更に該第2のn+領域の周り
に、該第2のn+領域との側面接合部に第2のダイオード
を形成しかつサブアースおよび素子分離領域をも兼用す
る第2のP+領域が形成され、該第1のP+領域と第2のn+
領域とが短絡されている、静電破壊保護装置が提供され
る。
According to the present invention for solving the above-mentioned problems, the first P +
The second n + region is formed around the first diode formed in the region and the n + regions, further around the second n + region, side junction between the second n + region A second P + region which also forms a second diode and also serves as a sub-earth and an element isolation region is formed, and the first P + region and the second n +
An electrostatic discharge protection device is provided that is shorted to an area.

〔作 用〕(Operation)

上記構成によれば、該第1のn+領域がダイオードD1
(正側の静電気に対する保護素子)のカソード側(グラ
ウンド電位側)に対応し、互いに短絡されている該第1
のP+領域と該第2のn+領域とがそれぞれ該ダイオードD1
のアノード側と該ダイオードD2(負側の静電気に対する
保護素子)のカソード側に対応して該外部入出力端子T
に接続される。更に該第2のn+領域の周りに第2のP+
域を形成することによって、これら第2のn+領域および
P+領域の側面接合部に形成されるダイオードD2の容量を
十分に大きくとることができ、更に該第2のP+領域が該
ダイオードD2のアノード側(サブアース側)に対応し、
かつアイソレーション領域としても機能する。
According to the above configuration, the first n + region is the diode D1
The first (corresponding to the cathode side (ground potential side) of the (positive-side static electricity protection element), which is short-circuited to each other.
P + region and the second n + region
Corresponding to the anode side of the external input / output terminal T corresponding to the cathode side of the diode D2 (a protection element against static electricity on the negative side).
Connected to. By further forming a second P + region around the second n + region, and these second n + region
The capacitance of the diode D2 formed at the side junction of the P + region can be made sufficiently large, and the second P + region corresponds to the anode side (sub-earth side) of the diode D2,
It also functions as an isolation region.

〔実施例〕〔Example〕

第1図は本発明の1実施例としての静電破壊保護装置
を示すもので、11はP-形半導体基板、12はn+形埋込層、
13はn-形エピタキシャル層、16はP+形拡散領域、17は該
拡散領域16の上部に形成されるn+形拡散領域で、該拡散
領域16,17の接合部にダイオードD1が形成される。15は
該P+形拡散領域16の周りに形成されるn+形拡散領域で、
該拡散領域15,16はともにアルミニウムの配線端子20,2
0′を介して外部入出力端子Tに接続される。換言すれ
ば該拡散領域15,16およびその下部に存在する埋込層12
は互に短絡されており、該ダイオードD1のアノード側と
該ダイオードD2のカソード側の接続点に対応する。
FIG. 1 shows an electrostatic discharge protection device according to one embodiment of the present invention, in which 11 is a P − type semiconductor substrate, 12 is an n + type buried layer,
13 the n - type epitaxial layer, 16 is the P + diffusion region 17 in the n + type diffusion region formed in an upper portion of the diffusion region 16, the diode D1 is formed at the junction of the diffusion regions 16 and 17 You. Reference numeral 15 denotes an n + type diffusion region formed around the P + type diffusion region 16,
The diffusion regions 15, 16 are both aluminum wiring terminals 20, 2.
It is connected to the external input / output terminal T via 0 '. In other words, the diffusion regions 15 and 16 and the buried layer 12
Are short-circuited to each other and correspond to a connection point between the anode side of the diode D1 and the cathode side of the diode D2.

更に14は該n+形拡散領域15の周りに形成されたP+形拡
散領域で、該拡散領域14および15の側面(周面)に形成
される接合部がダイオードD2として機能する。ここで該
P+形拡散領域14はアイソレーション領域としても機能し
ており、更に該拡散領域14は基板電位VEEが印加される
配線端子19,19′に接続されて、所謂サブアース領域と
しても機能している。すなわち該P+形拡散領域14は、保
護素子であるダイオードD2の構成要素であると同時に、
サブアース領域およびアイソレーション領域としても機
能する。なおダイオードD1の構成要素であるn+形拡散領
域17は、グラウンド電位が印加される配線端子21に接続
されており、18はシリコン酸化膜などの絶縁膜を示す。
なおn+形拡散領域15の形成には、従来のコレクタコンタ
クト用拡散技術が用いられるが、従来のようなコレクタ
コンタクト領域としては使われていない。
Reference numeral 14 denotes a P + -type diffusion region formed around the n + -type diffusion region 15, and a junction formed on the side surface (peripheral surface) of the diffusion regions 14 and 15 functions as a diode D2. Where
The P + diffusion region 14 is functioning as isolation regions, and further connected to the diffusion region 14 is wiring terminals 19 and 19 the substrate potential V EE is applied ', also functions as a so-called Sabuasu region I have. That is, the P + type diffusion region 14 is a constituent element of the diode D2 which is a protection element,
It also functions as a sub-earth area and an isolation area. The n + -type diffusion region 17, which is a component of the diode D1, is connected to a wiring terminal 21 to which a ground potential is applied, and reference numeral 18 denotes an insulating film such as a silicon oxide film.
Although the conventional diffusion technique for collector contact is used for forming the n + type diffusion region 15, it is not used as a conventional collector contact region.

このようにアイソレーションおよびサブアース兼用の
拡散領域14と上記拡散領域15の側面に形成されるPn接合
をダイオードD2に利用することで、ダイオードD2の容量
を十分に大きくするとともに、その寄生抵抗を減少させ
て負の静電気に対する耐量を向上させることができる。
By utilizing the diffusion region 14 serving as both isolation and sub-earth and the Pn junction formed on the side surface of the diffusion region 15 for the diode D2, the capacitance of the diode D2 is sufficiently increased and the parasitic resistance is reduced. Thus, the resistance to negative static electricity can be improved.

第2図および第3図は、それぞれ第1図における拡散
領域14乃至17の部分の平面図を示すもので、第2図に示
されるような正方形あるいは短形の平面構造とすること
もでき、また第3図に示されるような同心円状の平面構
造とすることもできる。そして後者のような同心円状の
平面構造とした場合には電界集中を避けることができ、
それによる素子の破壊を防ぐ上で有利となる。
2 and 3 show plan views of the diffusion regions 14 to 17 in FIG. 1, respectively, and may have a square or rectangular planar structure as shown in FIG. Also, a concentric plane structure as shown in FIG. 3 can be used. In the case of a concentric plane structure as in the latter, electric field concentration can be avoided,
This is advantageous in preventing the destruction of the element due to this.

第4図は本発明の他の実施例としての静電破壊保護装
置を示すもので、第3図中、符号11乃至15は第1図にお
ける符号11乃至15に対応し、第1のダイオードD1を構成
するためのP+形領域16′は、ベース拡散工程又は抵抗拡
散工程を利用して形成され、その上部に形成されるn+
拡散領域17との接合部に該ダイオードD1が形成される。
更に符号18乃至21は第1図における符号18乃至21に対応
する。
FIG. 4 shows an electrostatic discharge protection device as another embodiment of the present invention. In FIG. 3, reference numerals 11 to 15 correspond to reference numerals 11 to 15 in FIG. the P + region 16 for constituting a 'is formed by using the base diffusion process or resistance diffusion process, the diode D1 is formed at the junction between the n + type diffusion region 17 formed thereon You.
Reference numerals 18 to 21 correspond to reference numerals 18 to 21 in FIG.

〔発明の効果〕〔The invention's effect〕

本発明によれば、サブアース領域と、アイソレーショ
ン(素子分離)領域と、負の静電気に対する保護用ダイ
オードD2のP+領域とを1つのP+拡散領域でまかなえるた
め、無駄な領域がなく、これによって各ダイオードの寄
生抵抗が減少し、静電気に対する耐圧を向上させること
ができる。またダイオードD2として、上記P+拡散領域の
側面に形成されるPn接合を利用しているため、ダイオー
ドD2の容量を増大することができ、特に負の静電気に対
する耐量を増大させることができる。しかも、すべてIC
製造のための通常プロセス(素子分離拡散、コレクタ補
償拡散、ベース拡散、抵抗拡散等)を用いればよく、本
装置を形成するのに特別な工程を要することがない。
According to the present invention, the sub-earth region, the isolation (element isolation) region, and the P + region of the protection diode D2 against negative static electricity can be covered by one P + diffusion region. As a result, the parasitic resistance of each diode decreases, and the withstand voltage against static electricity can be improved. Further, since the Pn junction formed on the side surface of the P + diffusion region is used as the diode D2, the capacitance of the diode D2 can be increased, and in particular, the resistance to negative static electricity can be increased. And all IC
Normal processes for manufacturing (element isolation diffusion, collector compensation diffusion, base diffusion, resistance diffusion, etc.) may be used, and no special steps are required to form the present device.

【図面の簡単な説明】[Brief description of the drawings]

第1図は、本発明の1実施例としての静電破壊保護装置
を示す断面図、 第2図および第3図は、それぞれ第1図の要部の平面構
造を例示する図、 第4図は、本発明の他の実施例としての静電破壊保護装
置を示す断面図、 第5図は、この種の静電破壊保護装置の一般的な回路
図、 第6図は、この種の静電破壊保護装置に用いられるダイ
オードの構成を例示する図、 第7図は、従来技術におけるこの種の静電破壊保護装置
の構成を例示する図である。 (符号の説明) 11,51,71:半導体基板、 12,52,53,72:n+形埋込層、 14:アイソレーションおよびサブアース兼用P+形拡散領
域、 15:P+形領域14との間でダイオードD2を形成するn+形拡
散領域、 16,16′:ダイオードD1を形成するP+形拡散領域、 17:ダイオードD1を形成するn+形拡散領域、 57:アイソレーション領域、 59:サブアース側P+形拡散領域。
FIG. 1 is a cross-sectional view showing an electrostatic discharge protection device according to one embodiment of the present invention. FIGS. 2 and 3 are diagrams each exemplifying a planar structure of a main part of FIG. 1, FIG. Is a sectional view showing an electrostatic discharge protection device as another embodiment of the present invention, FIG. 5 is a general circuit diagram of this type of electrostatic discharge protection device, and FIG. FIG. 7 is a diagram illustrating a configuration of a diode used in the electrostatic breakdown protection device. FIG. 7 is a diagram illustrating a configuration of this type of electrostatic breakdown protection device according to the related art. (Explanation of reference numerals) 11, 51, 71: semiconductor substrate, 12, 52, 53, 72: n + type buried layer, 14: P + type diffusion region for both isolation and sub-earth, 15: P + type region 14 N + type diffusion region forming diode D2, 16, 16 ': P + type diffusion region forming diode D1, 17: n + type diffusion region forming diode D1, 57: isolation region, 59 : P + type diffusion area on sub-earth side.

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 27/04 27/088 27/092 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 6 Identification code Agency reference number FI Technical indication location H01L 27/04 27/088 27/092

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】第1のP+領域およびn+領域で形成された第
1のダイオードの周りに第2のn+領域が形成され、更に
該第2のn+領域の周りに、該第2のn+領域との側面接合
部に第2のダイオードを形成しかつサブアースおよび素
子分離領域をも兼用する第2のP+領域が形成され、該第
1のP+領域と該第2のn+領域とが短絡されていることを
特徴とする静電破壊保護装置。
1. A second n + region around the first diode formed in the first P + region and the n + region is formed, further around the second n + region, said A second P + region is formed at a side junction with the second n + region and also serves as a sub-earth and an element isolation region, and the first P + region and the second P + region are formed. An electrostatic discharge protection device, wherein the n + region is short-circuited.
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