JPH04372571A - 定電圧発生回路 - Google Patents
定電圧発生回路Info
- Publication number
- JPH04372571A JPH04372571A JP14640491A JP14640491A JPH04372571A JP H04372571 A JPH04372571 A JP H04372571A JP 14640491 A JP14640491 A JP 14640491A JP 14640491 A JP14640491 A JP 14640491A JP H04372571 A JPH04372571 A JP H04372571A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- input
- constant voltage
- clamping
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005669 field effect Effects 0.000 claims abstract description 14
- 238000005086 pumping Methods 0.000 claims description 15
- 238000007599 discharging Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は定電圧発生回路に関し、
特にＭＯＳ電界効果型を用いチャージポンピングにより
昇圧を行なう昇圧回路を有する定電圧発生回路に関する
。
特にＭＯＳ電界効果型を用いチャージポンピングにより
昇圧を行なう昇圧回路を有する定電圧発生回路に関する
。
【０００２】
【従来の技術】従来の定電圧発生回路の一例の回路図を
図３に示す。図３を参照すると、この定電圧発生回路に
おいては、昇圧用クロック入力端子１に入力されたクロ
ック信号φがクロックバッファ３を介してカップリング
コンデンサ４に入力される。あわせて、電源供給用のＮ
チャンネルＭＯＳ電界効果型トランジスタ（以後ＮＭＯ
Ｓトランジスタと記す）５のゲートにもクロック信号φ
が印加される。この電源供給用のＮＭＯＳトランジスタ
５のソースにチャージポンピング用スイッチＮＭＯＳト
ランジスタ６が２段直列に接続され、２段目のチャージ
ポンピング用ＮＭＯＳトランジスタ６のソースが昇圧電
圧出力端子８となっている。このような構成によれば、
昇圧電圧出力端子８に出力される昇圧回路部１２の出力
電圧値ＶＢ は、理想的には最大値（ＶＢＭＡＸ）で、
ＶＢＭＡＸ＝３ＶＤＤ−２ＶＴＮ（但し、ＶＤＤは電源
供給用ＮＭＯＳトランジスタ５のドレインに供給される
電源電圧値、ＶＴＮはチャージポンピング用ＮＭＯＳト
ランジスタ６のしきい値電圧）となる。例えば、ＶＤＤ
＝５．０Ｖ，ＶＴＮ＝０．８Ｖとすると、ＶＢＭＡＸ＝
１３．４Ｖとなる。
図３に示す。図３を参照すると、この定電圧発生回路に
おいては、昇圧用クロック入力端子１に入力されたクロ
ック信号φがクロックバッファ３を介してカップリング
コンデンサ４に入力される。あわせて、電源供給用のＮ
チャンネルＭＯＳ電界効果型トランジスタ（以後ＮＭＯ
Ｓトランジスタと記す）５のゲートにもクロック信号φ
が印加される。この電源供給用のＮＭＯＳトランジスタ
５のソースにチャージポンピング用スイッチＮＭＯＳト
ランジスタ６が２段直列に接続され、２段目のチャージ
ポンピング用ＮＭＯＳトランジスタ６のソースが昇圧電
圧出力端子８となっている。このような構成によれば、
昇圧電圧出力端子８に出力される昇圧回路部１２の出力
電圧値ＶＢ は、理想的には最大値（ＶＢＭＡＸ）で、
ＶＢＭＡＸ＝３ＶＤＤ−２ＶＴＮ（但し、ＶＤＤは電源
供給用ＮＭＯＳトランジスタ５のドレインに供給される
電源電圧値、ＶＴＮはチャージポンピング用ＮＭＯＳト
ランジスタ６のしきい値電圧）となる。例えば、ＶＤＤ
＝５．０Ｖ，ＶＴＮ＝０．８Ｖとすると、ＶＢＭＡＸ＝
１３．４Ｖとなる。
【０００３】しかし、定電圧発生回路では、通常、所望
の定電圧値を得るために、昇圧電圧出力端子８と接地端
子との間にクランプ用のＰチャンネルＭＯＳ電界効果型
トランジスタ（以後ＰＭＯＳトランジスタと記す）７の
ソースおよびドレインを接続し、ゲートを電源電圧端子
２に接続して昇圧回路部１２の出力電圧をクランプする
。これにより、昇圧電圧出力端子８の電圧値は、ＶＢ
＝ＶＤＤ＋｜ＶＴＰ｜（但し、ＶＴＰはクランプ用ＰＭ
ＯＳトランジスタ７のしきい値電圧）でクランプされる
ので、このしきい値電圧ＶＴＰをコントロールすること
により、所望の定電圧値を得ることができる。
の定電圧値を得るために、昇圧電圧出力端子８と接地端
子との間にクランプ用のＰチャンネルＭＯＳ電界効果型
トランジスタ（以後ＰＭＯＳトランジスタと記す）７の
ソースおよびドレインを接続し、ゲートを電源電圧端子
２に接続して昇圧回路部１２の出力電圧をクランプする
。これにより、昇圧電圧出力端子８の電圧値は、ＶＢ
＝ＶＤＤ＋｜ＶＴＰ｜（但し、ＶＴＰはクランプ用ＰＭ
ＯＳトランジスタ７のしきい値電圧）でクランプされる
ので、このしきい値電圧ＶＴＰをコントロールすること
により、所望の定電圧値を得ることができる。
【０００４】しきい値電圧ＶＴＰのコントロールは、製
造工程中にＰＭＯＳトランジスタ７のゲート領域にｎ型
またはｐ型の不純物をイオン注入法などにより導入する
ことにより精度よく行なうことができる。又、ＰＭＯＳ
トランジスタ７のゲートを電源電圧端子２に接続するの
ではなく、これとは異なる電位源に接続してこのトラン
ジスタのゲート電位を変えることによっても定電圧値Ｖ
Ｂ をコントロールすることが可能である。
造工程中にＰＭＯＳトランジスタ７のゲート領域にｎ型
またはｐ型の不純物をイオン注入法などにより導入する
ことにより精度よく行なうことができる。又、ＰＭＯＳ
トランジスタ７のゲートを電源電圧端子２に接続するの
ではなく、これとは異なる電位源に接続してこのトラン
ジスタのゲート電位を変えることによっても定電圧値Ｖ
Ｂ をコントロールすることが可能である。
【０００５】
【発明が解決しようとする課題】上述した従来の定電圧
発生回路には、消費電力が大きいという問題がある。以
下にその理由を説明する。
発生回路には、消費電力が大きいという問題がある。以
下にその理由を説明する。
【０００６】上に述べたように、従来の定電圧発生回路
には、昇圧回路部１２によって昇圧され昇圧電圧出力端
子８に出力される昇圧電圧値をクランプするためのＰＭ
ＯＳトランジスタが設けられている。このため昇圧電圧
出力端子８の電圧値ＶＢ が、ＶＢ ≧ＶＤＤ＋｜ＶＴ
Ｐ｜になると、ＰＭＯＳトランジスタ７がオンして昇圧
電圧出力端子８から接地端子に定常電流が流れる。この
定常電流を減らして回路全体の消費電力を下るには、Ｐ
ＭＯＳトランジスタ７に流れる電流を小さくすればよい
のであるが、クランプ用ＰＭＯＳトランジスタ７の電流
能力をチャージポンピング用ＮＭＯＳトランジスタ６の
電流能力よりも小さくすると、クランプ電圧値が（ＶＤ
Ｄ＋｜ＶＴＰ｜）のみで決まらなくなる。このため、Ｐ
ＭＯＳトランジスタ７の電流能力は小さくすることがで
きず、上記の定常電流を減らすことが難しい。更に、昇
圧電圧出力端子８の電圧がクランプされた後でもチャー
ジポンピングが行なわれるので、無駄な充放電電流が消
費されるということもあり、従来の定電圧発生回路では
全体として消費電力が大きくなってしまう。
には、昇圧回路部１２によって昇圧され昇圧電圧出力端
子８に出力される昇圧電圧値をクランプするためのＰＭ
ＯＳトランジスタが設けられている。このため昇圧電圧
出力端子８の電圧値ＶＢ が、ＶＢ ≧ＶＤＤ＋｜ＶＴ
Ｐ｜になると、ＰＭＯＳトランジスタ７がオンして昇圧
電圧出力端子８から接地端子に定常電流が流れる。この
定常電流を減らして回路全体の消費電力を下るには、Ｐ
ＭＯＳトランジスタ７に流れる電流を小さくすればよい
のであるが、クランプ用ＰＭＯＳトランジスタ７の電流
能力をチャージポンピング用ＮＭＯＳトランジスタ６の
電流能力よりも小さくすると、クランプ電圧値が（ＶＤ
Ｄ＋｜ＶＴＰ｜）のみで決まらなくなる。このため、Ｐ
ＭＯＳトランジスタ７の電流能力は小さくすることがで
きず、上記の定常電流を減らすことが難しい。更に、昇
圧電圧出力端子８の電圧がクランプされた後でもチャー
ジポンピングが行なわれるので、無駄な充放電電流が消
費されるということもあり、従来の定電圧発生回路では
全体として消費電力が大きくなってしまう。
【０００７】本発明はこのような従来の定電圧発生回路
の問題点に鑑みてなされたものであって、従来の定電圧
発生回路に比べて消費電力が少ないような定電圧発生回
路を提供することを目的とする。
の問題点に鑑みてなされたものであって、従来の定電圧
発生回路に比べて消費電力が少ないような定電圧発生回
路を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明の定電圧発生回路
は、縦列接続された第１導電型の第１のＭＯＳ電界効果
型トランジスタからなり、クロック入力端に入力された
クロック信号を用いてチャージポンピングにより昇圧を
行なう昇圧回路と、制御電極が固定電位源に接続された
第２導電型のクランプ用トランジスタと、ゲート電極が
前記固定電位源に接続された第１導電型の第２のＭＯＳ
電界効果型トランジスタとが前記昇圧回路の出力端と接
地端子との間に直列に接続されてなるクランプ回路と、
入力端が前記クランプ用トランジスタと前記第２のＭＯ
Ｓ電界効果型トランジスタとの接続点に接続され、出力
端が前記昇圧回路のクロック入力端に接続された制御回
路とを含み、前記制御回路は、前記クランプ用トランジ
スタと前記第２のＭＯＳ電界効果型トランジスタとの接
続点の電位により、前記クランプ用トランジスタが遮断
状態の時には外部からのクロック信号を前記昇圧回路の
クロック入力端に伝達して前記昇圧回路を動作させ、前
記クランプ用トランジスタが導通状態の時には前記外部
からの入力クロック信号を遮断して前記昇圧回路の動作
を停止させるように動作することを特徴とする。
は、縦列接続された第１導電型の第１のＭＯＳ電界効果
型トランジスタからなり、クロック入力端に入力された
クロック信号を用いてチャージポンピングにより昇圧を
行なう昇圧回路と、制御電極が固定電位源に接続された
第２導電型のクランプ用トランジスタと、ゲート電極が
前記固定電位源に接続された第１導電型の第２のＭＯＳ
電界効果型トランジスタとが前記昇圧回路の出力端と接
地端子との間に直列に接続されてなるクランプ回路と、
入力端が前記クランプ用トランジスタと前記第２のＭＯ
Ｓ電界効果型トランジスタとの接続点に接続され、出力
端が前記昇圧回路のクロック入力端に接続された制御回
路とを含み、前記制御回路は、前記クランプ用トランジ
スタと前記第２のＭＯＳ電界効果型トランジスタとの接
続点の電位により、前記クランプ用トランジスタが遮断
状態の時には外部からのクロック信号を前記昇圧回路の
クロック入力端に伝達して前記昇圧回路を動作させ、前
記クランプ用トランジスタが導通状態の時には前記外部
からの入力クロック信号を遮断して前記昇圧回路の動作
を停止させるように動作することを特徴とする。
【０００９】
【実施例】次に、本発明の最適な実施例について、図面
を参照して説明する。図１は、本発明の第１の実施例の
回路図である。図１を参照すると、本実施例が図３に示
す従来の定電圧発生回路と異なっているのは、クランプ
回路２１の部分と制御回路２２の部分である。
を参照して説明する。図１は、本発明の第１の実施例の
回路図である。図１を参照すると、本実施例が図３に示
す従来の定電圧発生回路と異なっているのは、クランプ
回路２１の部分と制御回路２２の部分である。
【００１０】本実施例のクランプ回路２１では、昇圧回
路部１２の出力端としての昇圧電圧出力端子８にクラン
プ用のＰＭＯＳトランジスタ７のソースが接続され、ゲ
ートが電源電圧端子２に接続されている。更に、このＰ
ＭＯＳトランジスタ７と接地端子との間にＮＭＯＳトラ
ンジスタ９が設けられており、ドレインがクランプ用Ｐ
ＭＯＳトランジスタ７のドレインに接続され、ゲートが
電源電圧端子２に接続されている。
路部１２の出力端としての昇圧電圧出力端子８にクラン
プ用のＰＭＯＳトランジスタ７のソースが接続され、ゲ
ートが電源電圧端子２に接続されている。更に、このＰ
ＭＯＳトランジスタ７と接地端子との間にＮＭＯＳトラ
ンジスタ９が設けられており、ドレインがクランプ用Ｐ
ＭＯＳトランジスタ７のドレインに接続され、ゲートが
電源電圧端子２に接続されている。
【００１１】又、本実施例の制御回路２２は、インバー
タ１０と２入力のＮＡＮＤ回路１１とからなっている。 インバータ１０は、入力端がクランプ用のＰＭＯＳトラ
ンジスタ７とＮＭＯＳトランジスタ９の接続点Ａに接続
され、出力端が２入力のＮＡＮＤ回路１１の一方の入力
端に接続されている。２入力のＮＡＮＤ回路１１は、一
方の入力端がインバータ１０の出力端に接続され、他方
の入力端が昇圧用クロック入力端子１に接続され、出力
端が昇圧回路部１２のクロック入力端に接続されている
。
タ１０と２入力のＮＡＮＤ回路１１とからなっている。 インバータ１０は、入力端がクランプ用のＰＭＯＳトラ
ンジスタ７とＮＭＯＳトランジスタ９の接続点Ａに接続
され、出力端が２入力のＮＡＮＤ回路１１の一方の入力
端に接続されている。２入力のＮＡＮＤ回路１１は、一
方の入力端がインバータ１０の出力端に接続され、他方
の入力端が昇圧用クロック入力端子１に接続され、出力
端が昇圧回路部１２のクロック入力端に接続されている
。
【００１２】以下に、本実施例の動作について述べる。
初期状態の電源投入時には、クランプ用ＰＭＯＳトラン
ジスタ７のドレインの接続点Ａの電位は接地電位であり
、インバータ１０の出力レベルは電源電圧ＶＤＤである
。従って、２入力のＮＡＮＤ回路１１は昇圧クロック入
力端子１に入力されたクロック信号φの反転信号を出力
する。昇圧回路部１２はこの信号を受けてチャージポン
ピングを行ない昇圧を始める。仮りに、クランプ用ＰＭ
ＯＳトランジスタ７のゲート・ドレイン間オーバーラッ
プ容量ＣＧＤＰ によって、ある時刻に接続点Ａが電源
電圧ＶＤＤにチャージアップされていたとしても、この
場合には、ＮＭＯＳトランジスタ９がオンするので、接
続点Ａの電位は、ＣＧＤＰ ×ＲＯＮ（但しＲＯＮはＮ
ＭＯＳトランジスタ９のオン抵抗）の時定数に従って接
地電位になってゆく。
ジスタ７のドレインの接続点Ａの電位は接地電位であり
、インバータ１０の出力レベルは電源電圧ＶＤＤである
。従って、２入力のＮＡＮＤ回路１１は昇圧クロック入
力端子１に入力されたクロック信号φの反転信号を出力
する。昇圧回路部１２はこの信号を受けてチャージポン
ピングを行ない昇圧を始める。仮りに、クランプ用ＰＭ
ＯＳトランジスタ７のゲート・ドレイン間オーバーラッ
プ容量ＣＧＤＰ によって、ある時刻に接続点Ａが電源
電圧ＶＤＤにチャージアップされていたとしても、この
場合には、ＮＭＯＳトランジスタ９がオンするので、接
続点Ａの電位は、ＣＧＤＰ ×ＲＯＮ（但しＲＯＮはＮ
ＭＯＳトランジスタ９のオン抵抗）の時定数に従って接
地電位になってゆく。
【００１３】次に、昇圧電圧出力端子８の電圧値ＶＢ
が、ＶＢ ≧ＶＤＤ＋｜ＶＴＰ｜となると、クランプ用
ＰＭＯＳトランジスタ７がオンする。この場合、クラン
プ用ＰＭＯＳトランジスタ７の電流能力をＮＭＯＳトラ
ンジスタ９の電流能力よりも大きくしておくと、接続点
Ａの電位は、インバータ１０の論理しきい値を越えてほ
ぼ電源電圧ＶＤＤとなる。従ってインバータ１０の出力
レベルが接地電位となり、２入力のＮＡＮＤ回路１１の
出力レベルは、外部からのクロック信号φに関りなく電
源電圧ＶＤＤに固定される。このため外部からのクロッ
ク信号φは昇圧回路部１２には入力されず、チャージポ
ンピングは停止される。すなわち、従来の定電圧発生回
路とは異なって、無駄にチャージポンピングが行なわれ
ることはない。
が、ＶＢ ≧ＶＤＤ＋｜ＶＴＰ｜となると、クランプ用
ＰＭＯＳトランジスタ７がオンする。この場合、クラン
プ用ＰＭＯＳトランジスタ７の電流能力をＮＭＯＳトラ
ンジスタ９の電流能力よりも大きくしておくと、接続点
Ａの電位は、インバータ１０の論理しきい値を越えてほ
ぼ電源電圧ＶＤＤとなる。従ってインバータ１０の出力
レベルが接地電位となり、２入力のＮＡＮＤ回路１１の
出力レベルは、外部からのクロック信号φに関りなく電
源電圧ＶＤＤに固定される。このため外部からのクロッ
ク信号φは昇圧回路部１２には入力されず、チャージポ
ンピングは停止される。すなわち、従来の定電圧発生回
路とは異なって、無駄にチャージポンピングが行なわれ
ることはない。
【００１４】次に、昇圧回路部１２のチャージポンピン
グ停止後、負荷電流により昇圧電圧出力端子８の出力電
圧ＶＢ が、ＶＢ ＜ＶＤＤ＋｜ＶＴＰ｜になると、ク
ランプ用ＰＭＯＳトランジスタ７がオフとなり、接続点
Ａの電位はＮＭＯＳトランジスタ９を介して接地電位に
なる。このため、インバータ１０の出力レベルが電源電
圧ＶＤＤとなり、再び２入力ＮＡＮＤ回路１１の出力に
クロック信号φの反転信号がでて昇圧回路部１２がチャ
ージポンピングを開始する。
グ停止後、負荷電流により昇圧電圧出力端子８の出力電
圧ＶＢ が、ＶＢ ＜ＶＤＤ＋｜ＶＴＰ｜になると、ク
ランプ用ＰＭＯＳトランジスタ７がオフとなり、接続点
Ａの電位はＮＭＯＳトランジスタ９を介して接地電位に
なる。このため、インバータ１０の出力レベルが電源電
圧ＶＤＤとなり、再び２入力ＮＡＮＤ回路１１の出力に
クロック信号φの反転信号がでて昇圧回路部１２がチャ
ージポンピングを開始する。
【００１５】次に、本発明の第２の実施例について説明
する。図２は、本発明の第２の実施例の回路図である。
する。図２は、本発明の第２の実施例の回路図である。
【００１６】図２を参照すると、本実施例が図１に示す
第１の実施例と異なるのはクランプ用のトランジスタで
ある。本実施例では、クランプ用のトランジスタとして
ＰＮＰ型バイポーラトランジスタ１３が用いられている
。そして、このトランジスタは、エミッタが昇圧電圧出
力端子８に接続され、ベースが電源電圧端子２に接続さ
れている。コレクタと接地端子との間にはＮＭＯＳトラ
ンジスタ９が接続されている。ここで、上記のＰＮＰバ
イポーラトランジスタ１３について、これを導電型の観
点から見ると、エミッタ・コレクタ間を流れる電流が正
孔による電流であることから、図１に示す第１の実施例
におけるクランプ用のＰＭＯＳトランジスタと同じ導電
型のものであるということができる。
第１の実施例と異なるのはクランプ用のトランジスタで
ある。本実施例では、クランプ用のトランジスタとして
ＰＮＰ型バイポーラトランジスタ１３が用いられている
。そして、このトランジスタは、エミッタが昇圧電圧出
力端子８に接続され、ベースが電源電圧端子２に接続さ
れている。コレクタと接地端子との間にはＮＭＯＳトラ
ンジスタ９が接続されている。ここで、上記のＰＮＰバ
イポーラトランジスタ１３について、これを導電型の観
点から見ると、エミッタ・コレクタ間を流れる電流が正
孔による電流であることから、図１に示す第１の実施例
におけるクランプ用のＰＭＯＳトランジスタと同じ導電
型のものであるということができる。
【００１７】本実施例は、前述した第１の実施例と同様
の動作を行なって、昇圧電圧出力端子８に定電圧を出力
する。但し本実施例の場合、クランプ用のＰＮＰ型バイ
ポーラトランジスタのオン・オフは、このバイポーラト
ランジスタのベース・エミッタ間電圧をＶＢＥ，昇圧電
圧出力端子８の電圧をＶＢ ，電源電圧をＶＤＤとする
と、ＶＢ が（ＶＤＤ＋ＶＢＥ）を越えるか越えないか
によって決まる。
の動作を行なって、昇圧電圧出力端子８に定電圧を出力
する。但し本実施例の場合、クランプ用のＰＮＰ型バイ
ポーラトランジスタのオン・オフは、このバイポーラト
ランジスタのベース・エミッタ間電圧をＶＢＥ，昇圧電
圧出力端子８の電圧をＶＢ ，電源電圧をＶＤＤとする
と、ＶＢ が（ＶＤＤ＋ＶＢＥ）を越えるか越えないか
によって決まる。
【００１８】なお、以上説明した第１の実施例および第
２の実施例では、チャージポンピング用のＭＯＳトラン
ジスタとしてＮチャンネル型のものを用い、昇圧電圧出
力端子８に出力される定電圧出力として正電圧のものを
得ていたが、チャージポンピング用のＭＯＳトランジス
タにＰチャンネル型のものを用いて、負電位の定電圧出
力を得ることもできる。この場合には、図１に示す第１
の実施例または図２に示す第２の実施例において、昇圧
回路部１２内のＮＭＯＳトランジスタ５および６，クラ
ンプ用のＰＭＯＳトランジスタ７またはＰＮＰバイポー
ラトランジスタ１３並びにＮＭＯＳトランジスタ９を反
対導電型のものに替え、電源電圧端子２の電圧を−ＶＤ
Ｄとし、クロックバッファ３ならびに制御回路２２内の
インバータ１０および２入力ＮＡＮＤ回路１１の電源を
負電源にする。
２の実施例では、チャージポンピング用のＭＯＳトラン
ジスタとしてＮチャンネル型のものを用い、昇圧電圧出
力端子８に出力される定電圧出力として正電圧のものを
得ていたが、チャージポンピング用のＭＯＳトランジス
タにＰチャンネル型のものを用いて、負電位の定電圧出
力を得ることもできる。この場合には、図１に示す第１
の実施例または図２に示す第２の実施例において、昇圧
回路部１２内のＮＭＯＳトランジスタ５および６，クラ
ンプ用のＰＭＯＳトランジスタ７またはＰＮＰバイポー
ラトランジスタ１３並びにＮＭＯＳトランジスタ９を反
対導電型のものに替え、電源電圧端子２の電圧を−ＶＤ
Ｄとし、クロックバッファ３ならびに制御回路２２内の
インバータ１０および２入力ＮＡＮＤ回路１１の電源を
負電源にする。
【００１９】
【発明の効果】以上説明したように、本発明は、クラン
プ用トランジスタと、このクランプ用トランジスタと接
地端子との間にあってこのクランプ用トランジスタの導
通状態を検出するＭＯＳトランジスタと、クランプ用ト
ランジスタの導通状態に応じて外部からのクロック信号
を昇圧回路部に伝達して昇圧回路部の動作を制御する制
御回路とによって、クランプ用トランジスタがオンした
時点の昇圧電圧地で昇圧回路部の動作を停止するように
している。従って、無駄な充放電電流を消費することが
なく、しかも前述のＭＯＳトランジスタの電流能力を極
力低くしてもクランプ電圧値には影響がないので、従来
の定電圧発生回路に比べて消費電力を大幅に抑えること
ができるという効果を有する。
プ用トランジスタと、このクランプ用トランジスタと接
地端子との間にあってこのクランプ用トランジスタの導
通状態を検出するＭＯＳトランジスタと、クランプ用ト
ランジスタの導通状態に応じて外部からのクロック信号
を昇圧回路部に伝達して昇圧回路部の動作を制御する制
御回路とによって、クランプ用トランジスタがオンした
時点の昇圧電圧地で昇圧回路部の動作を停止するように
している。従って、無駄な充放電電流を消費することが
なく、しかも前述のＭＯＳトランジスタの電流能力を極
力低くしてもクランプ電圧値には影響がないので、従来
の定電圧発生回路に比べて消費電力を大幅に抑えること
ができるという効果を有する。
【図１】本発明の第１の実施例の定電圧発生回路の回路
図である。
図である。
【図２】本発明の第２の実施例の定電圧発生回路の回路
図である。
図である。
【図３】従来の定電圧発生回路の一例の回路図である。
１ 昇圧クロック入力端子
２ 電源電圧端子
３ クロックバッファ
４ カップリングコンデンサ
５，６，９， ＮＭＯＳトランジスタ７
ＰＭＯＳトランジスタ ８ 昇圧電圧出力端子 １０ インバータ １１ ＮＡＮＤ回路 １２ 昇圧回路部 １３ ＰＮＰバイポーラトランジスタ２１
クランプ回路 ２２ 制御回路
ＰＭＯＳトランジスタ ８ 昇圧電圧出力端子 １０ インバータ １１ ＮＡＮＤ回路 １２ 昇圧回路部 １３ ＰＮＰバイポーラトランジスタ２１
クランプ回路 ２２ 制御回路
Claims (4)
- 【請求項１】 縦列に接続された第１導電型の第１の
ＭＯＳ電界効果型トランジスタからなり、クロック入力
端に入力されたクロック信号を用いてチャージポンピン
グにより昇圧を行なう昇圧回路と、制御電極が固定電位
源に接続された第２導電型のクランプ用トランジスタと
、ゲート電極が前記固定電位源に接続された第１導電型
の第２のＭＯＳ電界効果型トランジスタとが前記昇圧回
路の出力端と接地端子との間に直列に接続されてなるク
ランプ回路と、入力端が前記クランプ用トランジスタと
前記第２のＭＯＳ電界効果型トランジスタとの接続点に
接続され、出力端が前記昇圧回路のクロック入力端に接
続された制御回路とを含み、前記制御回路は、前記クラ
ンプ用トランジスタと前記第２のＭＯＳ電界効果型トラ
ンジスタとの接続点の電位により、前記クランプ用トラ
ンジスタが遮断状態の時には外部からのクロック信号を
前記昇圧回路のクロック入力端に伝達して前記昇圧回路
を動作させ、前記クランプ用トランジスタが導通状態の
時には前記外部からの入力クロック信号を遮断して前記
昇圧回路の動作を停止させるように動作することを特徴
とする定電圧発生回路。 - 【請求項２】 前記制御回路は、前記入力端に、前記
クランプ用トランジスタと前記第２のＭＯＳ電界効果型
トランジスタとの接続点の電位が入力されるように接続
された反転回路と、一方の入力端に前記反転回路の出力
信号が入力され、他方の入力端に前記外部からのクロッ
ク信号が入力され、出力端からの出力信号が前記昇圧回
路のクロック入力端に入力されるように接続された２入
力のＮＡＮＤ回路とからなることを特徴とする請求項１
記載の定電圧発生回路。 - 【請求項３】 前記クランプ用トランジスタが、第２
導電型のＭＯＳ電界効果型トランジスタであることを特
徴とする請求項１または請求項２記載の定電圧発生回路
。 - 【請求項４】 前記クランプ用トランジスタが、第２
導電型のバイポーラトランジスタであることを特徴とす
る請求項１または請求項２記載の定電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14640491A JPH04372571A (ja) | 1991-06-19 | 1991-06-19 | 定電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14640491A JPH04372571A (ja) | 1991-06-19 | 1991-06-19 | 定電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04372571A true JPH04372571A (ja) | 1992-12-25 |
Family
ID=15406938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14640491A Pending JPH04372571A (ja) | 1991-06-19 | 1991-06-19 | 定電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04372571A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5499183A (en) * | 1993-11-30 | 1996-03-12 | Nec Corporation | Constant voltage generating circuit having step-up circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0265269A (ja) * | 1988-07-06 | 1990-03-05 | Sgs Thomson Microelettronica Spa | 電圧増幅器の出力電圧調整回路 |
-
1991
- 1991-06-19 JP JP14640491A patent/JPH04372571A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0265269A (ja) * | 1988-07-06 | 1990-03-05 | Sgs Thomson Microelettronica Spa | 電圧増幅器の出力電圧調整回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5499183A (en) * | 1993-11-30 | 1996-03-12 | Nec Corporation | Constant voltage generating circuit having step-up circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7948284B2 (en) | Power-on reset circuit | |
| US7847619B1 (en) | Servo loop for well bias voltage source | |
| US5874849A (en) | Low voltage, high current pump for flash memory | |
| JPH07154962A (ja) | 定電圧発生回路 | |
| US8373501B2 (en) | Reference voltage circuit | |
| US20180335795A1 (en) | Body bias voltage generating circuit | |
| JP2806717B2 (ja) | チャージポンプ回路 | |
| US5412257A (en) | High efficiency N-channel charge pump having a primary pump and a non-cascaded secondary pump | |
| US20110057633A1 (en) | Load driving circuit | |
| JPH04229313A (ja) | バッファ回路 | |
| US5627739A (en) | Regulated charge pump with low noise on the well of the substrate | |
| US4451748A (en) | MOS High voltage switching circuit | |
| US11557963B2 (en) | Charge-pump control circuit and battery control circuit | |
| JP3652793B2 (ja) | 半導体装置の電圧変換回路 | |
| WO2023107885A1 (en) | Active bootstrapping drivers | |
| JPH04372571A (ja) | 定電圧発生回路 | |
| CN108336988B (zh) | 一种mos开关的负压驱动电路 | |
| JPH0685497B2 (ja) | 半導体集積回路 | |
| US4503344A (en) | Power up reset pulse generator | |
| JP4467150B2 (ja) | 駆動回路 | |
| JPH09307420A (ja) | 出力バッファ | |
| JP2005236654A (ja) | 半導体ｍｏｓ集積回路 | |
| US10770118B2 (en) | Reverse bias voltage adjuster | |
| JP2590574B2 (ja) | 高電圧スイッチング回路 | |
| KR960015319B1 (ko) | 반도체 메모리 장치의 전압 변환회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980310 |