JPH04368005A - マイクロ波伝送線路 - Google Patents
マイクロ波伝送線路Info
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- JPH04368005A JPH04368005A JP3171687A JP17168791A JPH04368005A JP H04368005 A JPH04368005 A JP H04368005A JP 3171687 A JP3171687 A JP 3171687A JP 17168791 A JP17168791 A JP 17168791A JP H04368005 A JPH04368005 A JP H04368005A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はモノリシックマイクロ波
集積回路（ＭＭＩＣ）のマイクロ波伝送線路に関するも
のである。
集積回路（ＭＭＩＣ）のマイクロ波伝送線路に関するも
のである。
【０００２】
【従来の技術】モノリシックマイクロ波集積回路（Ｍｏ
ｎｏｌｉｔｈｉｃＭｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａ
ｔｅｄ Ｃｉｒｃｕｉｔ） は、半導体基板上に、トラ
ンジスタ等の能動素子と、キャパシタ， インダクタ，
抵抗等の集中定数回路素子と、分布定数線路とで構成
されたマイクロ波回路を一体形成したものであって、ハ
イブリッド型マイクロ波集積回路（Ｍｉｃｒｏｗａｖｅ
Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）に比べて、
小型、高信頼性、量産性等の点において優れている。そ
してこのモノシリックマイクロ波集積回路をマイクロ波
・ミリ波帯通信機器等への応用を目的とした研究， 開
発が行われている。
ｎｏｌｉｔｈｉｃＭｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａ
ｔｅｄ Ｃｉｒｃｕｉｔ） は、半導体基板上に、トラ
ンジスタ等の能動素子と、キャパシタ， インダクタ，
抵抗等の集中定数回路素子と、分布定数線路とで構成
されたマイクロ波回路を一体形成したものであって、ハ
イブリッド型マイクロ波集積回路（Ｍｉｃｒｏｗａｖｅ
Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）に比べて、
小型、高信頼性、量産性等の点において優れている。そ
してこのモノシリックマイクロ波集積回路をマイクロ波
・ミリ波帯通信機器等への応用を目的とした研究， 開
発が行われている。
【０００３】ところで、キャパシタ， インダクタ等の
集中定数回路素子は、動作周波数に限界があるため、数
ＧＨｚ 以上の高周波領域で動作するモノリシックマイ
クロ波集積回路では回路を高性能化する観点から、マイ
クロストリップ線路に代表されるマイクロ波伝送線路に
より構成した分布定数回路がよく用いられている。
集中定数回路素子は、動作周波数に限界があるため、数
ＧＨｚ 以上の高周波領域で動作するモノリシックマイ
クロ波集積回路では回路を高性能化する観点から、マイ
クロストリップ線路に代表されるマイクロ波伝送線路に
より構成した分布定数回路がよく用いられている。
【００００】図１４はモノリシックマイクロ波集積回路
に用いられるマイクロストリップ線路の拡大断面図であ
る。半導体基板１の表面にマイクロ波を伝送する導体２
を形成しており、半導体基板１の裏面には接地導体３を
形成している。ところでモノリシックマイクロ波集積回
路のマイクロ波特性を向上させるためには、マイクロ波
伝送線路における伝送損失を低減することが重要である
。図１４に示すマイクロストリップ線路では、マイクロ
波の伝送損失が誘電体損失と導体損失とからなり、導体
損失が比較的大きな割合を占める。そのため導体損失を
低減させる研究， 開発が進められている。
に用いられるマイクロストリップ線路の拡大断面図であ
る。半導体基板１の表面にマイクロ波を伝送する導体２
を形成しており、半導体基板１の裏面には接地導体３を
形成している。ところでモノリシックマイクロ波集積回
路のマイクロ波特性を向上させるためには、マイクロ波
伝送線路における伝送損失を低減することが重要である
。図１４に示すマイクロストリップ線路では、マイクロ
波の伝送損失が誘電体損失と導体損失とからなり、導体
損失が比較的大きな割合を占める。そのため導体損失を
低減させる研究， 開発が進められている。
【０００４】そこで、図１４に示す構造のマイクロスト
リップ線路の低損失化のためには、導体２の厚さを表皮
厚さδの２倍以上に選定する方法が一般に採用されてい
る。ここで表皮厚さδは、
リップ線路の低損失化のためには、導体２の厚さを表皮
厚さδの２倍以上に選定する方法が一般に採用されてい
る。ここで表皮厚さδは、
【０００５】
【数１】
【０００６】で表される。そして、ＧａＡｓモノリシッ
クマイクロ波集積回路では導体２に、抵抗率が小さいＡ
ｕが用いられる。しかるにＡｕの抵抗率ρはρ≒２．４
×１０−８（Ω・ｍ）であり、このときの表皮厚さは
周波数が１ＧＨｚ では３．５ μｍ 、５ＧＨｚ で
は１．６ μｍ、１０ＧＨｚ では１．１ μｍ であ
る。
クマイクロ波集積回路では導体２に、抵抗率が小さいＡ
ｕが用いられる。しかるにＡｕの抵抗率ρはρ≒２．４
×１０−８（Ω・ｍ）であり、このときの表皮厚さは
周波数が１ＧＨｚ では３．５ μｍ 、５ＧＨｚ で
は１．６ μｍ、１０ＧＨｚ では１．１ μｍ であ
る。
【０００７】ところで数ＧＨｚ 以上の周波数で動作す
るＧａＡｓモノリシックマイクロ波集積回路では、通常
、ＴｉとＡｕとを積層している蒸着膜上にＡｕメッキに
よって２〜３μｍ の膜厚のＡｕを形成する方法を採用
している。
るＧａＡｓモノリシックマイクロ波集積回路では、通常
、ＴｉとＡｕとを積層している蒸着膜上にＡｕメッキに
よって２〜３μｍ の膜厚のＡｕを形成する方法を採用
している。
【０００８】図１５はマイクロストリップ線路の電界分
布を、図１６はマイクロストリップ線路の電流密度を示
したものであり、Ｐは電界分布曲線を、Ｉは電流密度曲
線を示している。このようなマイクロストリップ線路は
導体２の厚さが例えば１００ 〜２００μｍ であって
、導体幅が約５０μｍ 程度であり、またＧａＡｓ半導
体基板１の比誘電率は１３であって、ポリイミド樹脂あ
るいはＳｉＯ２ の比誘電率に比べて大きい。
布を、図１６はマイクロストリップ線路の電流密度を示
したものであり、Ｐは電界分布曲線を、Ｉは電流密度曲
線を示している。このようなマイクロストリップ線路は
導体２の厚さが例えば１００ 〜２００μｍ であって
、導体幅が約５０μｍ 程度であり、またＧａＡｓ半導
体基板１の比誘電率は１３であって、ポリイミド樹脂あ
るいはＳｉＯ２ の比誘電率に比べて大きい。
【０００９】そして、導体２の幅方向の各端部には、図
１５に示すように電界が集中し、また電流密度は図１６
に示すように、導体２の表面側では曲線ＩＴＯＰ で示
すように低く、導体２のＧａＡｓ半導体基板１と接して
いる側では曲線ＩＢＯＴ で示すように表面側に比べて
高くなり、それらいずれの側でも導体２の幅方向の各端
部に電流が集中する。
１５に示すように電界が集中し、また電流密度は図１６
に示すように、導体２の表面側では曲線ＩＴＯＰ で示
すように低く、導体２のＧａＡｓ半導体基板１と接して
いる側では曲線ＩＢＯＴ で示すように表面側に比べて
高くなり、それらいずれの側でも導体２の幅方向の各端
部に電流が集中する。
【００１０】一方、接地導体３に流れる電流は、曲線Ｉ
Ｅ に示すように導体２の幅方向の中央に集中する。こ
のような現象は「Ｌｏｓｓ ｉｎ Ｍｉｃｒｏｓｔｒｉ
ｐ」ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮＭＩＣ
ＲＯＷＡＶＥ ＴＨＥＯＲＹ ＡＮＤ ＴＥＣＨＮＩＱ
ＵＥＳ， ＶＯＬ． ＰＰ３４２〜３５０， ＭＴＴ−
１６， ＮＯ６， ＪＵＮＥ １９６８ により知られ
ている。
Ｅ に示すように導体２の幅方向の中央に集中する。こ
のような現象は「Ｌｏｓｓ ｉｎ Ｍｉｃｒｏｓｔｒｉ
ｐ」ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮＭＩＣ
ＲＯＷＡＶＥ ＴＨＥＯＲＹ ＡＮＤ ＴＥＣＨＮＩＱ
ＵＥＳ， ＶＯＬ． ＰＰ３４２〜３５０， ＭＴＴ−
１６， ＮＯ６， ＪＵＮＥ １９６８ により知られ
ている。
【００１１】
【発明が解決しようとする課題】このようなマイクロス
トリップ線路では導体損失を低減しようとして、導体の
膜厚を厚くしても導体損失が大幅に低下しないという問
題がある。本発明は斯かる問題に鑑み、マイクロ波の伝
送損失が少ないマイクロ波伝送線路を提供することを目
的とする。
トリップ線路では導体損失を低減しようとして、導体の
膜厚を厚くしても導体損失が大幅に低下しないという問
題がある。本発明は斯かる問題に鑑み、マイクロ波の伝
送損失が少ないマイクロ波伝送線路を提供することを目
的とする。
【００１２】
【課題を解決するための手段】本発明に係るマイクロ波
伝送線路は、半導体基板の表面に形成してある導体によ
りマイクロ波を伝送するマイクロ波伝送線路において、
前記導体の幅方向の各端部直下の半導体基板部分を該半
導体基板の誘電率より低下させた構成にしてあることを
特徴とする。
伝送線路は、半導体基板の表面に形成してある導体によ
りマイクロ波を伝送するマイクロ波伝送線路において、
前記導体の幅方向の各端部直下の半導体基板部分を該半
導体基板の誘電率より低下させた構成にしてあることを
特徴とする。
【００１３】
【作用】導体の幅方向の各端部直下の誘電率が低下する
と導体の幅方向の各端部における電界の集中が緩和され
る。電界の集中を緩和するとマイクロ波エネルギー密度
が低下して導体損失が低下する。これにより、マイクロ
波の伝送損失が低下する。
と導体の幅方向の各端部における電界の集中が緩和され
る。電界の集中を緩和するとマイクロ波エネルギー密度
が低下して導体損失が低下する。これにより、マイクロ
波の伝送損失が低下する。
【００１４】
【実施例】以下本発明をその実施例を示す図面により詳
述する。図１は本発明に係るマイクロ波伝送線路の拡大
断面図である。半導体基板１の表面にマイクロ波を伝送
する導体２を形成しており、導体２の幅方向の各端部直
下にはＧａＡｓ半導体基板１をエッチングにより除去し
た半導体基板除去部Ａが形成されている。この半導体基
板除去部Ａは、導体２の内側に位置するにともない半導
体基板除去部Ａの断面積が減少しており、断面が略正三
角形状に形成されている。この半導体基板除去部Ａによ
って、導体２の各端部直下には空気が存在し、その部分
の誘電率をＧａＡｓ半導体基板１の誘電率より低下させ
ている。
述する。図１は本発明に係るマイクロ波伝送線路の拡大
断面図である。半導体基板１の表面にマイクロ波を伝送
する導体２を形成しており、導体２の幅方向の各端部直
下にはＧａＡｓ半導体基板１をエッチングにより除去し
た半導体基板除去部Ａが形成されている。この半導体基
板除去部Ａは、導体２の内側に位置するにともない半導
体基板除去部Ａの断面積が減少しており、断面が略正三
角形状に形成されている。この半導体基板除去部Ａによ
って、導体２の各端部直下には空気が存在し、その部分
の誘電率をＧａＡｓ半導体基板１の誘電率より低下させ
ている。
【００１５】ＧａＡｓ半導体基板１の裏面にはその裏面
全体にわたって接地導体３を設けている。このようにし
て導体の幅方向の各端部直下の誘電率をＧａＡｓ半導体
基板１の誘電率より低下させると、導体２の幅方向の各
端部の電界集中が緩和されて導体２の幅方向の各端部に
おけるマイクロ波エネルギー密度が低下してその位置の
導体損失が低下する。
全体にわたって接地導体３を設けている。このようにし
て導体の幅方向の各端部直下の誘電率をＧａＡｓ半導体
基板１の誘電率より低下させると、導体２の幅方向の各
端部の電界集中が緩和されて導体２の幅方向の各端部に
おけるマイクロ波エネルギー密度が低下してその位置の
導体損失が低下する。
【００１６】そしてマイクロ波の伝送損失を低減するこ
とができ、マイクロストリップ線路のマイクロ波特性を
向上させ得る。次にこのような構造のマイクロストリッ
プ線路を形成する方法を図２により説明する。先ず図２
（ａ） に示すように、例えば厚さが１５０ μｍ の
ＧａＡｓ半導体基板上の｛１００ ｝面上に、（０１１
） 方向へ通常のパターン形成工程によって、ＴｉとＡ
ｕとを積層した導体２を形成する。
とができ、マイクロストリップ線路のマイクロ波特性を
向上させ得る。次にこのような構造のマイクロストリッ
プ線路を形成する方法を図２により説明する。先ず図２
（ａ） に示すように、例えば厚さが１５０ μｍ の
ＧａＡｓ半導体基板上の｛１００ ｝面上に、（０１１
） 方向へ通常のパターン形成工程によって、ＴｉとＡ
ｕとを積層した導体２を形成する。
【００１７】次に図２（ｂ） に示すように通常のフォ
トリソグラフィ工程によってレジスト６のパターンを形
成する。次に図２（ｃ） に示すように、硫酸及び過酸
化水素の混合液によりＧａＡｓ半導体基板１のエッチン
グを行いレジスト６を除去する。そして導体２の幅方向
の各端部直下に半導体基板除去部Ａを形成する。その後
、図２（ｄ） に示すようにＧａＡｓ半導体基板１の裏
面に、蒸着によってＴｉとＡｕとを積層した接地導体３
を形成する。このようにして図１に示したマイクロスト
リップ線路を構成することができる。
トリソグラフィ工程によってレジスト６のパターンを形
成する。次に図２（ｃ） に示すように、硫酸及び過酸
化水素の混合液によりＧａＡｓ半導体基板１のエッチン
グを行いレジスト６を除去する。そして導体２の幅方向
の各端部直下に半導体基板除去部Ａを形成する。その後
、図２（ｄ） に示すようにＧａＡｓ半導体基板１の裏
面に、蒸着によってＴｉとＡｕとを積層した接地導体３
を形成する。このようにして図１に示したマイクロスト
リップ線路を構成することができる。
【００１８】図３は本発明に係るマイクロストリップ線
路の他の実施例を示す拡大断面図である。ＧａＡｓ半導
体基板１の表面に導体２を形成し、裏面に接地導体３を
形成している。導体２の幅方向の各端部直下には、Ｇａ
Ａｓ半導体基板を断面Ｖ字状に除去した半導体基板除去
部Ａ，Ａを形成している。この半導体基板除去部Ａ，Ａ
の半部は導体２の各端部直下に位置している。このマイ
クロストリップ線路は、図２に示した形成工程によって
同様に形成することができる。
路の他の実施例を示す拡大断面図である。ＧａＡｓ半導
体基板１の表面に導体２を形成し、裏面に接地導体３を
形成している。導体２の幅方向の各端部直下には、Ｇａ
Ａｓ半導体基板を断面Ｖ字状に除去した半導体基板除去
部Ａ，Ａを形成している。この半導体基板除去部Ａ，Ａ
の半部は導体２の各端部直下に位置している。このマイ
クロストリップ線路は、図２に示した形成工程によって
同様に形成することができる。
【００１９】図４及び図５は本発明に係るマイクロスト
リップ線路の他の実施例を示す拡大断面図である。図４
ではＧａＡｓ半導体基板１の｛１００ ｝面上に、（０
１１バー） 方向へ導体２を形成しており、ＧａＡｓ半
導体基板１の裏面には接地導体３を形成している。導体
２の各端部直下では導体２の各端部から、導体２の中間
側に向かって下降する傾斜面が存在し、断面が正三角形
状の半導体基板除去部Ａを形成している。即ち、導体２
はＧａＡｓ半導体基板１がエッチングされた面より高い
位置に形成されている。
リップ線路の他の実施例を示す拡大断面図である。図４
ではＧａＡｓ半導体基板１の｛１００ ｝面上に、（０
１１バー） 方向へ導体２を形成しており、ＧａＡｓ半
導体基板１の裏面には接地導体３を形成している。導体
２の各端部直下では導体２の各端部から、導体２の中間
側に向かって下降する傾斜面が存在し、断面が正三角形
状の半導体基板除去部Ａを形成している。即ち、導体２
はＧａＡｓ半導体基板１がエッチングされた面より高い
位置に形成されている。
【００２０】図５ではＧａＡｓ半導体基板１の表面の｛
１００ ｝面上に（０１１バー） 方向へ導体２を形成
しており、ＧａＡｓ半導体基板１の裏面に接地導体３を
形成している。導体２の各端部直下には断面が正三角形
をしており、上側角部が開口している半導体基板除去部
Ａを形成している。この半導体基板除去部Ａにおいても
導体２の各端部から、導体２の中間側に向かって下降す
る図４に示したと同様の傾斜面が存在する。これら図４
，図５に示す構造のマイクロストリップ線路は、図２に
示した形成工程によって同様に形成できる。
１００ ｝面上に（０１１バー） 方向へ導体２を形成
しており、ＧａＡｓ半導体基板１の裏面に接地導体３を
形成している。導体２の各端部直下には断面が正三角形
をしており、上側角部が開口している半導体基板除去部
Ａを形成している。この半導体基板除去部Ａにおいても
導体２の各端部から、導体２の中間側に向かって下降す
る図４に示したと同様の傾斜面が存在する。これら図４
，図５に示す構造のマイクロストリップ線路は、図２に
示した形成工程によって同様に形成できる。
【００２１】図６，図７，図８及び図９は図１，図３，
図４及び図５に示した構造のマイクロストリップ線路に
形成した半導体基板除去部Ａに、ＧａＡｓ半導体基板１
の比誘電率より低い比誘電率の絶縁膜を堆積させた本発
明のマイクロストリップ線路の他の実施例を示す拡大断
面図である。
図４及び図５に示した構造のマイクロストリップ線路に
形成した半導体基板除去部Ａに、ＧａＡｓ半導体基板１
の比誘電率より低い比誘電率の絶縁膜を堆積させた本発
明のマイクロストリップ線路の他の実施例を示す拡大断
面図である。
【００２２】図６に示すマイクロストリップ線路は導体
２の下面と同レベルまで、つまり半導体基板除去部Ａに
絶縁膜４が堆積されるように、ＧａＡｓ半導体基板１の
表面に絶縁膜４を堆積させている。図７に示すマイクロ
ストリップ線路は導体２の下面と同レベルまで、半導体
基板除去部Ａに絶縁膜４を堆積させている。
２の下面と同レベルまで、つまり半導体基板除去部Ａに
絶縁膜４が堆積されるように、ＧａＡｓ半導体基板１の
表面に絶縁膜４を堆積させている。図７に示すマイクロ
ストリップ線路は導体２の下面と同レベルまで、半導体
基板除去部Ａに絶縁膜４を堆積させている。
【００２３】図８に示すマイクロストリップ線路は導体
２の下面と同レベルまで、半導体基板除去部Ａに絶縁膜
４が堆積されるようにＧａＡｓ半導体基板１の表面に絶
縁膜４を堆積させている。図９に示すマイクロストリッ
プ線路は導体２の下面と同レベルまで半導体基板除去部
Ａに絶縁膜４を堆積させている。このようにして半導体
基板除去部Ａに堆積させる絶縁膜４は、例えば比誘電率
εが３．３ であるポリイミド樹脂あるいは、比誘電率
εが４．０ であるＳｉＯ２ を用いる。ＳｉＯ２ を
用いる場合はプラズマＣＶＤ 装置により堆積させる。
２の下面と同レベルまで、半導体基板除去部Ａに絶縁膜
４が堆積されるようにＧａＡｓ半導体基板１の表面に絶
縁膜４を堆積させている。図９に示すマイクロストリッ
プ線路は導体２の下面と同レベルまで半導体基板除去部
Ａに絶縁膜４を堆積させている。このようにして半導体
基板除去部Ａに堆積させる絶縁膜４は、例えば比誘電率
εが３．３ であるポリイミド樹脂あるいは、比誘電率
εが４．０ であるＳｉＯ２ を用いる。ＳｉＯ２ を
用いる場合はプラズマＣＶＤ 装置により堆積させる。
【００２４】図１０， 図１１はＧａＡｓ半導体基板１
の表面に導体２及び接地導体３を形成しているコプレナ
線路であり、図１２， 図１３はＧａＡｓ半導体基板１
の表面に導体２及び接地導体３を形成し、ＧａＡｓ半導
体基板１の裏面にも接地導体３を形成しているコプレナ
線路の拡大断面図である。
の表面に導体２及び接地導体３を形成しているコプレナ
線路であり、図１２， 図１３はＧａＡｓ半導体基板１
の表面に導体２及び接地導体３を形成し、ＧａＡｓ半導
体基板１の裏面にも接地導体３を形成しているコプレナ
線路の拡大断面図である。
【００２５】図１０に示したコプレナ線路はＧａＡｓ半
導体基板１の表面に、導体２とこの導体２の幅方向の各
端部寄りに適長離隔して接地導体３，３を形成している
。導体２と接地導体３，３との間のＧａＡｓ半導体基板
１の表面には、断面が逆台形状の半導体基板除去部Ａが
形成されている。それにより、導体２の幅方向の各端部
直下及び接地導体３，３の端部直下には半導体基板除去
部Ａを形成している。
導体基板１の表面に、導体２とこの導体２の幅方向の各
端部寄りに適長離隔して接地導体３，３を形成している
。導体２と接地導体３，３との間のＧａＡｓ半導体基板
１の表面には、断面が逆台形状の半導体基板除去部Ａが
形成されている。それにより、導体２の幅方向の各端部
直下及び接地導体３，３の端部直下には半導体基板除去
部Ａを形成している。
【００２６】図１１に示したコプレナ線路は図１０に示
したコプレナ線路と同様にＧａＡｓ半導体基板１の表面
に導体２、接地導体３及び半導体基板除去部Ａを形成し
ており、夫々の半導体基板除去部Ａには、導体２の下面
位置まで前述した絶縁膜４を堆積させている。
したコプレナ線路と同様にＧａＡｓ半導体基板１の表面
に導体２、接地導体３及び半導体基板除去部Ａを形成し
ており、夫々の半導体基板除去部Ａには、導体２の下面
位置まで前述した絶縁膜４を堆積させている。
【００２７】図１２に示したコプレナ線路は図１０に示
したコプレナ線路と同様に、ＧａＡｓ半導体基板１の表
面に導体２、接地導体３，３及び半導体基板除去部Ａを
形成している。またＧａＡｓ半導体基板１の裏面には接
地導体３を形成している。
したコプレナ線路と同様に、ＧａＡｓ半導体基板１の表
面に導体２、接地導体３，３及び半導体基板除去部Ａを
形成している。またＧａＡｓ半導体基板１の裏面には接
地導体３を形成している。
【００２８】図１３に示したコプレナ線路は図１２に示
したコプレナ線路と同様に、ＧａＡｓ半導体基板１の表
面に導体２、接地導体３，３及び半導体基板除去部Ａを
形成しており、またＧａＡｓ半導体基板１の裏面にも接
地導体３を形成している。夫々の半導体基板除去部Ａに
は導体２の下面位置まで前述した絶縁膜４を堆積させて
いる。
したコプレナ線路と同様に、ＧａＡｓ半導体基板１の表
面に導体２、接地導体３，３及び半導体基板除去部Ａを
形成しており、またＧａＡｓ半導体基板１の裏面にも接
地導体３を形成している。夫々の半導体基板除去部Ａに
は導体２の下面位置まで前述した絶縁膜４を堆積させて
いる。
【００２９】このようにして構成されたコプレナ線路は
、マイクロストリップ線路の場合と同様に、導体２の幅
方向の各端部直下の誘電率が低下する。それによって導
体の幅方向の各端部における電界集中が緩和されて電流
密度が低下し、導体損失を低減できる。
、マイクロストリップ線路の場合と同様に、導体２の幅
方向の各端部直下の誘電率が低下する。それによって導
体の幅方向の各端部における電界集中が緩和されて電流
密度が低下し、導体損失を低減できる。
【００３０】なお、本実施例では導体２をＧａＡｓ半導
体基板１上に形成したが、ＧａＡｓ半導体基板に限定す
るものではなく、他の半導体基板でも同様の効果が得ら
れる。
体基板１上に形成したが、ＧａＡｓ半導体基板に限定す
るものではなく、他の半導体基板でも同様の効果が得ら
れる。
【００３１】
【発明の効果】以上詳述したように本発明によれば、半
導体基板の表面に形成した導体の幅方向の各端部直下の
誘電率を低下させることにより、導体の幅方向の各端部
に生じるマイクロ波エネルギー密度を低下させ得、導体
損失を低下させることができる。そのためマイクロ波の
伝送損失が低減し、マイクロ波伝送線路のマイクロ波特
性をより向上させ得る優れた効果を奏する。
導体基板の表面に形成した導体の幅方向の各端部直下の
誘電率を低下させることにより、導体の幅方向の各端部
に生じるマイクロ波エネルギー密度を低下させ得、導体
損失を低下させることができる。そのためマイクロ波の
伝送損失が低減し、マイクロ波伝送線路のマイクロ波特
性をより向上させ得る優れた効果を奏する。
【図１】本発明に係るマイクロストリップ線路の構造を
示す拡大断面図である。
示す拡大断面図である。
【図２】本発明に係るマイクロストリップ線路を形成す
る工程を示す説明図である。
る工程を示す説明図である。
【図３】本発明に係るマイクロストリップ線路の他の実
施例を示す拡大断面図である。
施例を示す拡大断面図である。
【図４】本発明に係るマイクロストリップ線路の他の実
施例を示す拡大断面図である。
施例を示す拡大断面図である。
【図５】本発明に係るマイクロストリップ線路の他の実
施例を示す拡大断面図である。
施例を示す拡大断面図である。
【図６】本発明に係るマイクロストリップ線路の他の実
施例を示す拡大断面図である。
施例を示す拡大断面図である。
【図７】本発明に係るマイクロストリップ線路の他の実
施例を示す拡大断面図である。
施例を示す拡大断面図である。
【図８】本発明に係るマイクロストリップ線路の他の実
施例を示す拡大断面図である。
施例を示す拡大断面図である。
【図９】本発明に係るマイクロストリップ線路の他の実
施例を示す拡大断面図である。
施例を示す拡大断面図である。
【図１０】本発明に係るコプレナ線路の構造を示す拡大
断面図である。
断面図である。
【図１１】本発明に係るコプレナ線路の他の実施例を示
す拡大断面図である。
す拡大断面図である。
【図１２】本発明に係るコプレナ線路の他の実施例を示
す拡大断面図である。
す拡大断面図である。
【図１３】本発明に係るコプレナ線路の他の実施例を示
す拡大断面図である。
す拡大断面図である。
【図１４】従来のマイクロストリップ線路の構造を示す
拡大断面図である。
拡大断面図である。
【図１５】従来のマイクロストリップ線路における電界
分布を示す説明図である。
分布を示す説明図である。
【図１６】従来のマイクロストリップ線路における電流
密度を示す説明図である。
密度を示す説明図である。
１ ＧａＡｓ半導体基板
２ 導体
３ 接地導体
４ 絶縁膜
Ａ 半導体基板除去部
Claims (1)
- 【請求項１】 半導体基板の表面に形成してある導体
によりマイクロ波を伝送するマイクロ波伝送線路におい
て、前記導体の幅方向の各端部直下の半導体基板部分を
該半導体基板の誘電率より低下させた構成にしてあるこ
とを特徴とするマイクロ波伝送線路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3171687A JPH04368005A (ja) | 1991-06-14 | 1991-06-14 | マイクロ波伝送線路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3171687A JPH04368005A (ja) | 1991-06-14 | 1991-06-14 | マイクロ波伝送線路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04368005A true JPH04368005A (ja) | 1992-12-21 |
Family
ID=15927833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3171687A Pending JPH04368005A (ja) | 1991-06-14 | 1991-06-14 | マイクロ波伝送線路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04368005A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000062368A1 (en) * | 1999-03-31 | 2000-10-19 | Nokia Networks Oy | Inverted microstrip transmisson line integrated in a multilayer structure |
| WO2001001513A1 (en) * | 1999-06-29 | 2001-01-04 | Telefonaktiebolaget Lm Ericsson (Publ) | Micro-strip circuit for loss reduction |
| JP2006033217A (ja) * | 2004-07-14 | 2006-02-02 | Nippon Telegr & Teleph Corp <Ntt> | マイクロストリップ線路及び特性インピーダンス制御方法 |
| JP2011071815A (ja) * | 2009-09-28 | 2011-04-07 | Kuraray Co Ltd | 伝送線路用熱可塑性液晶ポリマーフィルムおよび伝送線路 |
| JP2012114696A (ja) * | 2010-11-25 | 2012-06-14 | Mitsubishi Electric Corp | 高周波回路基板 |
| EP4131638A1 (en) * | 2021-08-03 | 2023-02-08 | AT & S Austria Technologie & Systemtechnik Aktiengesellschaft | Component carrier and method of manufacturing a component carrier |
-
1991
- 1991-06-14 JP JP3171687A patent/JPH04368005A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000062368A1 (en) * | 1999-03-31 | 2000-10-19 | Nokia Networks Oy | Inverted microstrip transmisson line integrated in a multilayer structure |
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| US6504109B1 (en) | 1999-06-29 | 2003-01-07 | Telefonaktiebolaget Lm Ericsson | Micro-strip circuit for loss reduction |
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| EP4131638A1 (en) * | 2021-08-03 | 2023-02-08 | AT & S Austria Technologie & Systemtechnik Aktiengesellschaft | Component carrier and method of manufacturing a component carrier |
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