JPH04360315A - 信号処理回路 - Google Patents
信号処理回路Info
- Publication number
- JPH04360315A JPH04360315A JP13507791A JP13507791A JPH04360315A JP H04360315 A JPH04360315 A JP H04360315A JP 13507791 A JP13507791 A JP 13507791A JP 13507791 A JP13507791 A JP 13507791A JP H04360315 A JPH04360315 A JP H04360315A
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- Japan
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- signal
- gain
- point type
- decimal point
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- Pending
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- 238000005070 sampling Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 238000004891 communication Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000010606 normalization Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、自動利得調整回路（Ａ
ＧＣ部）の利得情報を用いて、利得情報を浮動小数点の
指数部に交換することによって、入力のアナログ信号を
浮動小数点型のディジタル信号に変換し、出力する信号
処理回路に関するものである。
ＧＣ部）の利得情報を用いて、利得情報を浮動小数点の
指数部に交換することによって、入力のアナログ信号を
浮動小数点型のディジタル信号に変換し、出力する信号
処理回路に関するものである。
【０００２】
【従来の技術】図２、図３は、従来の無線機やモデムな
どに搭載されるＡＧＣ部とＡ／Ｄコンバータの接続の構
成例を示す図である。図２及び図３において、１は可変
利得部、２はＡ／Ｄコンバータ部、３は利得演算部、１
１及び１２はＡＧＣ部である。これらの構成例は、アナ
ログの入力信号に応じて利得を制御して常に出力を一定
に保つ機能とアナログ信号をディジタル信号に変換する
機能を有する。前者の機能を有する従来の技術は、『高
周波回路の設計、久保 大次郎著，ＣＱ出版社、Ｐ４
６〜Ｐ５０、昭和４６年５月１０日』、『情報・通信に
おけるディジタル信号処理、村野 和雄、海上 重
之著，昭晃堂、Ｐ５８〜Ｐ６１、昭和６２年１１月２５
日』及び『特公昭５３−１２３５２号公報』に記載され
ている。後者の機能を有する従来の技術は、『トランジ
スタ技術ＳＰＥＣＩＡＬ、Ｎｏ．１６、Ｐ６〜Ｐ１５、
ＣＱ出版』に記載されている。
どに搭載されるＡＧＣ部とＡ／Ｄコンバータの接続の構
成例を示す図である。図２及び図３において、１は可変
利得部、２はＡ／Ｄコンバータ部、３は利得演算部、１
１及び１２はＡＧＣ部である。これらの構成例は、アナ
ログの入力信号に応じて利得を制御して常に出力を一定
に保つ機能とアナログ信号をディジタル信号に変換する
機能を有する。前者の機能を有する従来の技術は、『高
周波回路の設計、久保 大次郎著，ＣＱ出版社、Ｐ４
６〜Ｐ５０、昭和４６年５月１０日』、『情報・通信に
おけるディジタル信号処理、村野 和雄、海上 重
之著，昭晃堂、Ｐ５８〜Ｐ６１、昭和６２年１１月２５
日』及び『特公昭５３−１２３５２号公報』に記載され
ている。後者の機能を有する従来の技術は、『トランジ
スタ技術ＳＰＥＣＩＡＬ、Ｎｏ．１６、Ｐ６〜Ｐ１５、
ＣＱ出版』に記載されている。
【０００３】まず、この図２の構成例の機能について説
明する。アナログの入力信号が可変利得部１に入力され
る。可変利得部１は、入力信号をある一定のレベルに変
換し、レベル変換したアナログの信号をＡ／Ｄコンバー
タ部２に出力する。Ａ／Ｄコンバータ部２はアナログ信
号をディジタル信号に変換し出力する。一般に、Ａ／Ｄ
コンバータの出力のディジタル信号は固定小数点型の信
号である。従って、Ａ／Ｄコンバータ部２のディジタル
の出力信号も固定小数点型である。利得演算部３は、Ａ
／Ｄコンバータ部２からのディジタル信号を情報信号と
して入力し、一定の時間間隔で、可変利得部１がある一
定のレベルに変換するのに必要な利得を演算して、可変
利得部１に出力する。この可変利得部１は利得演算部３
において演算された利得を受け取り、アナログの入力信
号をある一定のレベルに変換する。一般に、前記可変利
得部１と前記利得演算部３の両者で自動利得調整回路（
ＡＧＣ）という。
明する。アナログの入力信号が可変利得部１に入力され
る。可変利得部１は、入力信号をある一定のレベルに変
換し、レベル変換したアナログの信号をＡ／Ｄコンバー
タ部２に出力する。Ａ／Ｄコンバータ部２はアナログ信
号をディジタル信号に変換し出力する。一般に、Ａ／Ｄ
コンバータの出力のディジタル信号は固定小数点型の信
号である。従って、Ａ／Ｄコンバータ部２のディジタル
の出力信号も固定小数点型である。利得演算部３は、Ａ
／Ｄコンバータ部２からのディジタル信号を情報信号と
して入力し、一定の時間間隔で、可変利得部１がある一
定のレベルに変換するのに必要な利得を演算して、可変
利得部１に出力する。この可変利得部１は利得演算部３
において演算された利得を受け取り、アナログの入力信
号をある一定のレベルに変換する。一般に、前記可変利
得部１と前記利得演算部３の両者で自動利得調整回路（
ＡＧＣ）という。
【０００４】次に、図３の構成例の機能について詳述す
る。この図の構成要素の内、可変利得部３及びＡ／Ｄコ
ンバータ部２は図２において示した構成例の同番号のも
のと同様の機能を有するものである。この図３に示した
構成例が図２に示した構成例と異なる点は、利得演算部
３が利得を演算するに必要な情報信号を可変利得部３の
出力信号とすることである。即ち、前記利得演算部３は
利得の演算に必要な情報信号をアナログの信号とする。 以上により、アナログの入力信号をある一定のレベルに
変換する機能とアナログ信号をディジタル信号に変換す
る機能が説明された。
る。この図の構成要素の内、可変利得部３及びＡ／Ｄコ
ンバータ部２は図２において示した構成例の同番号のも
のと同様の機能を有するものである。この図３に示した
構成例が図２に示した構成例と異なる点は、利得演算部
３が利得を演算するに必要な情報信号を可変利得部３の
出力信号とすることである。即ち、前記利得演算部３は
利得の演算に必要な情報信号をアナログの信号とする。 以上により、アナログの入力信号をある一定のレベルに
変換する機能とアナログ信号をディジタル信号に変換す
る機能が説明された。
【０００５】
【発明が解決しようとする課題】しかし、図２と図３に
示す従来の構成例では、Ａ／Ｄコンバータ部のディジタ
ルの出力信号は固定小数点型の信号のため、浮動小数点
型の信号が必要な場合は、固定小数点型の信号を浮動小
数点型の信号に変換しなければならないという問題があ
った。従って、本発明の目的は、アナログ信号をディジ
タル信号に変換する信号処理回路において、浮動小数点
型の信号の仮数部と指数部を出力することにより、固定
小数点型及び浮動小数点型の両者の信号が扱える簡易な
信号処理回路を提供することにある。
示す従来の構成例では、Ａ／Ｄコンバータ部のディジタ
ルの出力信号は固定小数点型の信号のため、浮動小数点
型の信号が必要な場合は、固定小数点型の信号を浮動小
数点型の信号に変換しなければならないという問題があ
った。従って、本発明の目的は、アナログ信号をディジ
タル信号に変換する信号処理回路において、浮動小数点
型の信号の仮数部と指数部を出力することにより、固定
小数点型及び浮動小数点型の両者の信号が扱える簡易な
信号処理回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明は、ＡＧＣ部（自
動利得調整回路）と、そこでの利得演算部の利得の情報
を用いて利得の情報の逆数を浮動小数点型の指数表現で
出力する利得逆数演算部と、初期値として基準の指数を
設定する初期指数設定部と、利得演算部の出力と初期指
数設定部の出力を乗算する乗算部と、該利得逆数演算部
と初期指数設定部と乗算部の処理時間に応じて、処理が
終了するまでの時間、浮動小数点型の仮数部を保持して
おくラッチ部を設けたものである。
動利得調整回路）と、そこでの利得演算部の利得の情報
を用いて利得の情報の逆数を浮動小数点型の指数表現で
出力する利得逆数演算部と、初期値として基準の指数を
設定する初期指数設定部と、利得演算部の出力と初期指
数設定部の出力を乗算する乗算部と、該利得逆数演算部
と初期指数設定部と乗算部の処理時間に応じて、処理が
終了するまでの時間、浮動小数点型の仮数部を保持して
おくラッチ部を設けたものである。
【０００７】
【作用】自動利得制御回路の出力はディジタル信号に変
換され、従来と同様に、浮動小数点型の仮数部として出
力される。他方、利得演算部の利得の情報は、利得逆数
演算部と初期指数設定部と乗算部とによって、浮動小数
点型の指数部として出力される。また、利得逆数演算部
の機能と初期指数設定部と前記乗算部を選択可能にする
ことにより、出力信号の仮数部だけを出力することで、
従来の固定小数点型としても扱える。
換され、従来と同様に、浮動小数点型の仮数部として出
力される。他方、利得演算部の利得の情報は、利得逆数
演算部と初期指数設定部と乗算部とによって、浮動小数
点型の指数部として出力される。また、利得逆数演算部
の機能と初期指数設定部と前記乗算部を選択可能にする
ことにより、出力信号の仮数部だけを出力することで、
従来の固定小数点型としても扱える。
【０００８】
【実施例】図１は、本発明の実施例を示す図である。図
１において、１は可変利得部、２は標本化回路部、３は
利得演算部、１３はＡＧＣ部、１０１は利得逆数演算部
、１０２は初期指数設定部、１０３は乗算部、１０４は
ラッチ部である。このような構成要素の内、可変利得部
１、利得演算部３は、図２及び図３において示した従来
の構成例の同番号のものと同様の機能を有するものであ
る。即ち、可変利得部１は、アナログの入力信号をある
一定のレベルに変換し、出力する機能を有する。また、
利得演算部３は、標本化回路部２からのディジタル信号
を情報信号として入力し、一定の時間間隔で、可変利得
部１がある一定のレベルに変換するのに必要な利得を演
算して、可変利得部１に出力する機能を有する。なお、
標本化回路部２は、アナログ信号をディジタル信号に変
換する機能を有し、前記Ａ／Ｄコンバータ部の機能と何
ら変わらない。また、ＡＧＣ部１３は、可変利得部１及
び利得演算部３からなり、自動的に利得を調整する機能
を有する。
１において、１は可変利得部、２は標本化回路部、３は
利得演算部、１３はＡＧＣ部、１０１は利得逆数演算部
、１０２は初期指数設定部、１０３は乗算部、１０４は
ラッチ部である。このような構成要素の内、可変利得部
１、利得演算部３は、図２及び図３において示した従来
の構成例の同番号のものと同様の機能を有するものであ
る。即ち、可変利得部１は、アナログの入力信号をある
一定のレベルに変換し、出力する機能を有する。また、
利得演算部３は、標本化回路部２からのディジタル信号
を情報信号として入力し、一定の時間間隔で、可変利得
部１がある一定のレベルに変換するのに必要な利得を演
算して、可変利得部１に出力する機能を有する。なお、
標本化回路部２は、アナログ信号をディジタル信号に変
換する機能を有し、前記Ａ／Ｄコンバータ部の機能と何
ら変わらない。また、ＡＧＣ部１３は、可変利得部１及
び利得演算部３からなり、自動的に利得を調整する機能
を有する。
【０００９】以下、前記実施例が特徴とする各構成要素
１０１，１０２，１０３と１０４について、作用と効果
を詳細に説明する。通常、浮動小数点型のデータは、仮
数部と指数部に分かれる。従来の標本化回路部の出力信
号は固定小数点型である。従って、従来の固定小数点型
の出力信号を浮動小数点型の信号の仮数部とする。利得
逆数演算部１０１は、利得演算部の利得の情報を用いて
、利得の逆数を求め、浮動小数点型の信号の指数部とし
て出力する機能を有する。通常、ＡＧＣは入力レベルに
対してある一定のレベルで出力するように自動的に利得
を変更し、補正を行う。従って、入力信号がある一定の
レベルに対してａ倍になると、利得１／ａにする事によ
って、出力信号を一定にする。従って、該利得逆数演算
部は、１／ａの逆数のａを浮動小数点型の指数表現で出
力する。
１０１，１０２，１０３と１０４について、作用と効果
を詳細に説明する。通常、浮動小数点型のデータは、仮
数部と指数部に分かれる。従来の標本化回路部の出力信
号は固定小数点型である。従って、従来の固定小数点型
の出力信号を浮動小数点型の信号の仮数部とする。利得
逆数演算部１０１は、利得演算部の利得の情報を用いて
、利得の逆数を求め、浮動小数点型の信号の指数部とし
て出力する機能を有する。通常、ＡＧＣは入力レベルに
対してある一定のレベルで出力するように自動的に利得
を変更し、補正を行う。従って、入力信号がある一定の
レベルに対してａ倍になると、利得１／ａにする事によ
って、出力信号を一定にする。従って、該利得逆数演算
部は、１／ａの逆数のａを浮動小数点型の指数表現で出
力する。
【００１０】初期指数設定部１０２は、初期値として基
準となる指数を格納しておき、その指数を出力する機能
を有する。一般に、Ａ／Ｄコンバータ（標本化回路部）
でアナログの信号をディジタルに変換する場合、ある一
定のアナログの入力信号に対して、ディジタル信号の出
力を正規化しなければならない。従って、正規化するた
めに基準値を設定する。該初期指数設定部は、この基準
値を浮動小数点型で表現した場合の指数部を格納してお
く。乗算部１０３は、利得逆数演算部１０１の出力と初
期指数設定部１０２の出力を乗算する機能を有する。従
って、その乗算によって、利得演算部３の利得の情報に
対する浮動小数点型の信号の指数部が求められる。ラッ
チ部１０４は、浮動小数点型の仮数部の信号を出力する
ために、データをラッチする機能を有する。このラッチ
部１０４は、乗算部１０３が演算終了すると終了信号を
受け取り、その終了信号によって乗算部１０３が浮動小
数点型の指数部の信号を出力するのに同期して仮数部の
データをラッチし、出力する。
準となる指数を格納しておき、その指数を出力する機能
を有する。一般に、Ａ／Ｄコンバータ（標本化回路部）
でアナログの信号をディジタルに変換する場合、ある一
定のアナログの入力信号に対して、ディジタル信号の出
力を正規化しなければならない。従って、正規化するた
めに基準値を設定する。該初期指数設定部は、この基準
値を浮動小数点型で表現した場合の指数部を格納してお
く。乗算部１０３は、利得逆数演算部１０１の出力と初
期指数設定部１０２の出力を乗算する機能を有する。従
って、その乗算によって、利得演算部３の利得の情報に
対する浮動小数点型の信号の指数部が求められる。ラッ
チ部１０４は、浮動小数点型の仮数部の信号を出力する
ために、データをラッチする機能を有する。このラッチ
部１０４は、乗算部１０３が演算終了すると終了信号を
受け取り、その終了信号によって乗算部１０３が浮動小
数点型の指数部の信号を出力するのに同期して仮数部の
データをラッチし、出力する。
【００１１】以上、詳説したように、ＡＧＣと標本化回
路が接続されている信号処理回路において、該利得逆数
演算部と該初期指数設定部と該乗算部と該ラッチ部を設
けることによって、浮動小数点型のデータを必要とする
場合、信号処理回路の出力信号を浮動小数点型の信号で
出力することが可能となり、固定小数点型のデータを浮
動小数点型に変換する必要がなくなる。更に、信号処理
回路の出力信号として浮動小数点型の信号の仮数部だけ
を出力することによって、固定小数点型の信号としても
扱える。
路が接続されている信号処理回路において、該利得逆数
演算部と該初期指数設定部と該乗算部と該ラッチ部を設
けることによって、浮動小数点型のデータを必要とする
場合、信号処理回路の出力信号を浮動小数点型の信号で
出力することが可能となり、固定小数点型のデータを浮
動小数点型に変換する必要がなくなる。更に、信号処理
回路の出力信号として浮動小数点型の信号の仮数部だけ
を出力することによって、固定小数点型の信号としても
扱える。
【００１２】
【発明の効果】以上、詳説したように本発明によれば、
信号処理回路の出力信号を浮動小数点型にしている。従
って、固定小数点型の信号を浮動小数点型に変換する必
要がなくなる。また、利得逆数演算部の機能と初期指数
設定部と前記乗算部を選択可能にすることにより、出力
信号の仮数部だけを出力することで、従来の固定小数点
型としても扱える。
信号処理回路の出力信号を浮動小数点型にしている。従
って、固定小数点型の信号を浮動小数点型に変換する必
要がなくなる。また、利得逆数演算部の機能と初期指数
設定部と前記乗算部を選択可能にすることにより、出力
信号の仮数部だけを出力することで、従来の固定小数点
型としても扱える。
【図１】本発明の実施例の構成を示すブロック図
【図２
】従来技術の説明図
】従来技術の説明図
【図３】従来技術の説明図
１ 可変利得部
２ 標本化回路部
３ 利得演算部
１３ ＡＧＣ部（自動利得調整回路）１０１
利得逆数演算部 １０２ 初期指数設定部 １０３ 乗算部 １０４ ラッチ部
利得逆数演算部 １０２ 初期指数設定部 １０３ 乗算部 １０４ ラッチ部
Claims (1)
- 【請求項１】 入力信号の利得を変更することが出来
る可変利得部と、アナログ信号をディジタル信号に変換
し、浮動小数点型の信号の仮数部として出力する標本化
回路と、可変利得部に必要な利得情報を演算する利得演
算部と、利得情報を浮動小数点型の指数部の信号として
出力する手段とを有することを特徴とする信号処理回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13507791A JPH04360315A (ja) | 1991-06-06 | 1991-06-06 | 信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13507791A JPH04360315A (ja) | 1991-06-06 | 1991-06-06 | 信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04360315A true JPH04360315A (ja) | 1992-12-14 |
Family
ID=15143304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13507791A Pending JPH04360315A (ja) | 1991-06-06 | 1991-06-06 | 信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04360315A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008104140A (ja) * | 2006-10-19 | 2008-05-01 | Renei Kagi Kofun Yugenkoshi | 非線形利得を有する電圧変換装置 |
| JP2008259035A (ja) * | 2007-04-06 | 2008-10-23 | Anritsu Corp | デジタイザ |
-
1991
- 1991-06-06 JP JP13507791A patent/JPH04360315A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008104140A (ja) * | 2006-10-19 | 2008-05-01 | Renei Kagi Kofun Yugenkoshi | 非線形利得を有する電圧変換装置 |
| US7750881B2 (en) | 2006-10-19 | 2010-07-06 | Novatek Microelectronics Corp. | Voltage conversion device having non-linear gain |
| JP2008259035A (ja) * | 2007-04-06 | 2008-10-23 | Anritsu Corp | デジタイザ |
| JP4516975B2 (ja) * | 2007-04-06 | 2010-08-04 | アンリツ株式会社 | デジタイザ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991109 |