JPH04358384A

JPH04358384A - デジタルレコーダ

Info

Publication number: JPH04358384A
Application number: JP3159646A
Authority: JP
Inventors: Atsushi Miyake; 敦三宅
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1991-03-13
Filing date: 1991-06-04
Publication date: 1992-12-11
Anticipated expiration: 2015-06-26
Also published as: US5530898A; JPH04285765A; JP3055220B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、音声信号をデジタル的
に記録、再生、さらには編集することが可能なデジタル
レコーダに関する。

【０００２】

【従来の技術】本願特許出願人が先に特願平２−２６０
０４２号において提案したデジタルレコーダの１つの構
成例によると、複数のトラックに対応して音声の入出力
動作を行う音声入出力手段と、音声入出力手段から供給
されるデジタル音声データを記憶できる複数のトラック
分の記憶エリアを持つ音声データ記憶手段（例えば、ハ
ードディスクや光磁気ディスク）と、音声データ記憶手
段に記憶されている音声データを複数に区切って形成さ
れるイベントの識別情報および記憶位置を含むイベント
アドレステーブルを記憶する手段と、イベントアドレス
テーブルに含まれるイベントの識別情報を、各トラック
毎にイベントの再生順序に配列して成るインディビジュ
アルコントロールトラックを記憶する手段とを具備する
。

【０００３】このデジタルレコーダによれば、イベント
アドレステーブルを有しているので、編集の際、いちい
ち音声データ記憶手段のアドレスをアクセスする必要が
ない。また、ＣＰＵ等のデジタルレコーダの制御手段は
、インディビジュアルコントロールトラックを参照して
、時間軸上のイベントの位置を確認し、この順番に従っ
てイベントアドレステーブルを読み出すことにより、ト
ラック毎に各イベントの音声データ記憶手段上の記憶ア
ドレスを再生順序で発生させ、トラック毎に必要な再生
を実現できる。

【０００４】

【発明が解決しようとする課題】しかしながら上記した
デジタルレコーダは、所定のトラックの、あるいは所定
のイベントの任意の位置に、任意の時間だけ無音部（ブ
レイク）を付加して再生することが容易にはできなかっ
た。

【０００５】本発明はこのような状況に鑑みてなされた
ものであり、ブレイクを容易に付加することができるよ
うにするものである。

【０００６】

【課題を解決するための手段】請求項１に記載のデジタ
ルレコーダは、音声データを記録する記録媒体と、記録
媒体より再生された音声データを一時記憶する一時記憶
手段と、記録媒体より再生された音声データに所望の長
さの無音部を付加することを指示する指示手段と、指示
手段にて無音部の付加が指示されたとき、記録媒体から
再生される音声データに代えて所望の長さに対応する無
音データを一時記憶手段に書き込む制御手段と、一時記
憶手段から所定のサンプリングレートで記憶内容を逐次
読出し、音声出力する音声出力手段とを備えることを特
徴とする。

【０００７】請求項２に記載のデジタルレコーダは、指
示手段による無音部の付加は、時間値による指定、テン
ポ値と拍数による指定、またはタッピングによる指定で
行われることを特徴とする。

【０００８】

【作用】請求項１に記載のデジタルレコーダにおいては
、指示手段の指示に従った所望の長さの無音部に対応す
る無音データが一時記憶手段に書き込まれる。

【０００９】請求項２に記載のデジタルレコーダにおい
ては、無音部の付加が時間値、あるいはテンポ値と拍数
、またはタッピングによる指定で行われる。

【００１０】

【実施例】以下、この発明のデジタルレコーダの好適な
実施例を図面を参照して説明する。

【００１１】＜全体構成＞図１は、本発明のデジタルレ
コーダの一実施例の全体構成を示しており、この実施例
においては、同時に３トラックまでの録音、再生動作が
出来るようになっている。全体は図示のとおり、ＣＰＵ
部（図中左側の部分）と、ＤＭＡユニット（音声記録再
生処理装置）（図中右側の部分）とにわかれる。

【００１２】ＣＰＵ部は、ＣＰＵ１と、このＣＰＵ１の
動作を規定するプログラム（詳細は後述）を記憶したプ
ログラムＲＯＭ２と、各種データを記憶するエリア、３
トラックのディスクアクセスポイントを記憶するエリア
、ハードディスク１２に記憶されている音声データを手
動もしくは自動にて複数に区切ったときの各区切られた
音声データ（以下“イベント”と指称する）の識別情報
（イベント番号）および記憶位置（オリジナルトラック
番号、スタートポイントおよびエンドポイント）を含む
ブレイクアドレステーブルまたはイベントアドレステー
ブル（図１６参照）を記憶するエリア、イベントアドレ
ステーブルに含まれるイベントの識別情報を各トラック
毎にイベントの再生順序に配列して成るインディビジュ
アルコントロールトラックを記憶するエリア、ディスク
１２上の所定のイベントに無音データを付加するように
、その無音データを付加する位置（ディスク１２上のア
ドレス）と、無音データの長さ（ブレーク長）とが記録
されたブレイクアドレステーブル（図１６参照）を記憶
するエリア（なお、１つのイベント中で付加された無音
データによって分離された複数の有音データをそれぞれ
有音サブイベントと指称するものとする）、ならびにワ
ークエリア等を含むＲＡＭ３と、ＣＰＵ１のＩ／Ｏポー
トに接続された周辺機器である無音部を付加するとき、
あるいは無音部を付加しないで再生するとき操作される
ブレイクキー、データ入力キー等を含むキーボード４、
ＣＲＴあるいはＬＣＤとそのドライバを含み各種表示を
行う表示装置５とを有する。

【００１３】ＣＰＵ１は、後述するようにリアルタイム
動作時（録音／再生等）において、ＤＭＡユニットのア
ドレスバス、データバスの空き時間に、必要に応じてＤ
ＭＡユニットの各構成要素の制御を行ない、編集時にお
いて、データブロックの並べ換えや、ディスクアクセス
ポインタの操作等を行なう。キーボード４からは、後述
するように、各トラック（以下、Ｔｒとする）の録音／
再生モードの設定、スタート、ストップ、ロケート、編
集点の指定、無音部の指定などが行える。プログラムＲ
ＯＭ２，ＲＡＭ３のアドレス端子には、アドレスバスを
介してＣＰＵ１からアドレス信号が送られ、その出力端
子はデータバスを介してＣＰＵ１にあるいはトランシー
バ７に接続されている。

【００１４】すなわち、ＣＰＵ部とＤＭＡユニットとを
連結するために、バッファ６、トランシーバ７がＤＭＡ
ユニット内に設けられている。バッファ６はＣＰＵ１と
アドレスバスを介して接続され、更にＤＭＡユニット内
のアドレスバスに連結される。トランシーバ７はＣＰＵ
１とデータバスを介して接続され、更にＤＭＡユニット
内のデータバスに連結される。

【００１５】ＤＭＡユニット内には、Ｔｒ１の為の音声
入出力装置８−１、Ｔｒ２の為の音声入出力装置８−２
、Ｔｒ３の為の音声入出力装置８−３が設けられていて
、夫々には、アナログ音声信号が独立に入出力可能とな
っている。

【００１６】各音声入出力装置８−１〜８−３の内部に
は、Ａ／Ｄ変換、Ｄ／Ａ変換を選択的に実行する変換器
のほか、サンプリングノイズ除去用のローパスフィルタ
、更にサンプリング周期でクロックを発生するクロック
回路などが含まれている。これらの音声入出力装置８−
１〜８−３においては、当該トラックがレコード（記録
）状態に設定されれば、外部からのアナログ音声信号を
サンプリング周期毎に適宜フィルタリングした後、Ａ／
Ｄ変換して、デジタル音声データを得る。逆に当該トラ
ックがプレイ（再生）状態に設定されれば、予め読み出
されたデジタル音声データをサンプリング周期毎にＤ／
Ａ変換して適宜フィルタリングした後、アナログ音声信
号として出力する。

【００１７】Ｔｒ１〜Ｔｒ３の各音声入出力装置８−１
〜８−３は、データバスを介して対応するバッファ９−
１（ＢＵＦ１）、バッファ９−２（ＢＵＦ２）、バッフ
ァ９−３（ＢＵＦ３）とそれぞれ接続され、デジタル音
声データの授受を行う。

【００１８】このバッファ９−１〜９−３はＴｒ１〜Ｔ
ｒ３に夫々対応しており、音声入出力装置８−１〜８−
３との間のデータ転送は、ＤＭＡコントローラ１０にて
直接メモリアクセス（ＤＭＡ）方式により行われる。

【００１９】この各音声入出力装置８−１〜８−３は、
ＤＭＡコントローラ１０に対し、レコーディング時には
、サンプリング周期で音声入出力装置８−１〜８−３か
らバッファ９−１〜９−３方向への１回のサンプリング
に係るデジタルデータのＤＭＡ転送（シングル転送）を
要求（リクエスト）し（ＤＲＱ信号を送出し（Ｔｒ１で
はＤＲＱ１、Ｔｒ２ではＤＲＱ２、Ｔｒ３ではＤＲＱ３
としてＤＭＡコントローラ１０に与えられる））、ＤＭ
Ａコントローラ１０からの回答（アクノーレッジが、Ｔ
ｒ１ではＤＡＫ１、Ｔｒ２ではＤＡＫ２、Ｔｒ３ではＤ
ＡＫ３としてＤＭＡコントローラ１０から与えられる）
を受けて、実際のデータ転送が実行される。プレイ時に
は、サンプリング周期でバッファ９−１〜９−３から音
声入出力装置８−１〜８−３方向への１回のサンプリン
グに係るデジタルデータのＤＭＡ転送（シングル転送）
の要求が、音声入出力装置８−１〜８−３からなされ、
上記した場合と同様にＤＭＡコントローラ１０によって
データ転送が実行される。

【００２０】このバッファ９−１〜９−３は、１回もし
くは複数回のデジタル音声データを記憶できる容量をも
ち、例えばＲＡＭをＴｒ１〜Ｔｒ３に３分割し、夫々リ
ングバッファ（最終アドレスと先頭アドレスとが仮想的
につながったバッファ）として使用することで、ＦＩＦ
Ｏバッファとして機能するよう構成されている。

【００２１】このバッファ９−１〜９−３に対するアド
レス指定は、アドレスバスを介してＤＭＡコントローラ
１０などよりなされる。すなわちＤＭＡ転送を行ってい
るときはＤＭＡユニット内のアドレスバス、データバス
、制御信号ラインはＤＭＡコントローラ１０が専有する
ことになる。

【００２２】そしてバッファ９−１〜９−３はデータバ
スを介し、更にハードディスクコントローラ（以下、Ｈ
Ｄコントローラとする）１１の制御に従ってハードディ
スク１２とデータの授受を行う。ハードディスク１２と
ＨＤコントローラ１１とはデータバスとコントロール信
号ラインとを介し連結され、ハードディスク１２に対す
るリード／ライトアクセスが全てＨＤコントローラ１１
によりなされる。ハードディスク１２は、Ｔｒ１〜Ｔｒ
３の３トラック分の分割された記憶エリアを有しており
、バッファ９−１〜９−３とのデータ転送がＤＭＡコン
トローラ１０によりなされる。これは、ＨＤコントロー
ラ１１が１つのデータブロックを転送し終ると割込み（
ＩＮＴ）をＣＰＵ１にかけ、次のデータブロックの転送
指示をＣＰＵ１に対し行うことによりなされる。ＣＰＵ
１は、ＨＤコントローラ１１からインタラプト信号ＩＮ
Ｔが到来すると、ＤＭＡコントローラ１０、ＨＤコント
ローラ１１を所望の状態に設定したり、プログラミング
したりした後、ＤＭＡ転送を行わせる。この動作の詳細
は後に説明する。

【００２３】ＤＭＡコントローラ１０はプレイ時にあっ
ては、ハードディスク１２から予め指定された量（複数
サンプリング周期分）のデジタル音声データを読み出し
た後、バッファ９−１〜９−３のうちの指定されるバッ
ファへＤＭＡ転送（ブロック転送）するよう動作し、レ
コード時にあっては、指定されたバッファから予め指定
された量（複数サンプリング周期分）のデジタル音声デ
ータを読み出してハードディスク１２の指定される位置
へＤＭＡ転送（ブロック転送）するよう動作する。

【００２４】このハードディスク１２とバッファ９−１
〜９−３との間のデータ転送の際は、ＨＤコントローラ
１１よりＤＭＡコントローラ１０に対し要求信号ＤＲＥ
Ｑを出力し（ＤＭＡコントローラ１０側ではＤＲＱ４と
して受取る）、転送可能となると逆に回答信号ＤＡＣＫ
を受取る（ＤＭＡコントローラ１０側ではＤＡＫ４とし
て出力する）ことで、実際の転送状態となる。

【００２５】このように、ＤＭＡコントローラ１０は、
Ｔｒ１〜Ｔｒ３の音声入出力装置８−１〜８−３とバッ
ファ９−１〜９−３との間の３チャンネル（後述するＣ
Ｈ１〜ＣＨ３）のデータ転送と、順番に選択されたいず
れかのバッファ９−１〜９−３とハードディスク１２と
の間の１チャンネル（後述するＣＨ４）のデータ転送と
の、計４チャンネルの時分割データ転送動作をする。

【００２６】ＣＰＵ１は、ＤＭＡユニット内の各構成要
素の機能、作用を管理するために、アドレスバスを介し
バッファ６にアドレス信号を与えるほか、各構成要素の
指定信号をバッファ６を介しデコーダ１３に供給して、
夫々の指定信号ＣＳを、各音声入出力装置８−１〜８−
３、バッファ９−１〜９−３、ＤＭＡコントローラ１０
、ＨＤコントローラ１１に与える。同時に、トランシー
バ７を介し、データバスを経由して種々のデータのやり
とりがＣＰＵ１との間でなされる。

【００２７】更に、ＣＰＵ１から各音声入出力装置８−
１〜８−３のＩＯＷＲ端子にはレコード状態（ライト状
態）とするのかプレイ状態（リード状態）とするのかを
指定する指定信号ＷＲが、バッファ６を介して与えられ
る。

【００２８】また、各バッファ９−１〜９−３、ＤＭＡ
コントローラ１０、ＨＤコントローラ１１に対してもこ
の指定信号（ライト信号）ＷＲと、別の指定信号（リー
ド信号）ＲＤとがバッファ６を介してＣＰＵ１から与え
られ、夫々の構成要素からデータを読み出したり逆にデ
ータを書込んだりするようになる。また、ＤＭＡコント
ローラ１０からも、ＤＭＡ転送状態にあってはこれらの
指定信号ＲＤ、ＷＲを出力するようになる。これらの信
号と各構成要素の機能、動作の関係は後述する。

【００２９】ＤＭＡコントローラ１０は、ＤＭＡ転送を
各構成要素間で行っているとき、ＤＭＡ可能（イネーブ
リング）信号ＤＭＡＥＮＢを“１”にして出力する。そ
の結果、この信号ＤＭＡＥＮＢがインバータ１６を介し
て与えられるアンドゲート１４の出力は“０”となり、
バッファ６、トランシーバ７にはイネーブリング信号Ｅ
が“０”として与えられ、結局ＣＰＵ部とＤＭＡユニッ
トとのデータ、アドレスの授受はできなくなる。このと
き、アンドゲード１５に“１”信号がデコーダ１３より
与えられておれば、アンドゲート１５の出力が“１”と
なってＣＰＵ１にウェイト信号ＷＡＩＴが供給される。

【００３０】つまり、ＣＰＵ１が、ＤＭＡユニットを管
理するために、バッファ６、トランシーバ７を開かせる
べくデコーダ１３に所定の信号を与えているとき、つま
りアンドゲート１４の一入力端にデコーダ１３より“１
”信号を供給しているとき（ＣＰＵ１がバッファ９−１
〜９−３、ＤＭＡコントローラ１０、ＨＤコントローラ
１１、音声入出力装置８−１〜８−３のいずれかにアク
セスするためのアドレス信号を出力すると、デコーダ１
３の出力はアクティブとなりアンドゲート１４、１５の
夫々の一入力端への出力は“１”となる）、ＤＭＡ転送
を開始するとＣＰＵ１にはウェイト（ＷＡＩＴ）がかか
り、ＤＭＡ転送が優先して実行された後、ウェイト解除
にともなってＣＰＵ１の動作が再開される。

【００３１】また、逆に、ＤＭＡコントローラ１０が、
ＤＭＡ転送を実行しているときに、ＣＰＵ１が例えばＤ
ＭＡコントローラ１０をアクセスしようとしても、アン
ドゲート１５よりウェイト信号ＷＡＩＴが与えられＣＰ
Ｕ１の実行サイクルは途中で引き延ばされて、バッファ
６、トランシーバ７はその間閉じられることになる。

【００３２】結局、ＣＰＵ１が、ＤＭＡユニットの各構
成要素にアクセスできるのは、■ＣＰＵ１がＤＭＡユニ
ットの各構成要素をアクセスするためのアドレスを出し
た。■信号ＤＭＡＥＮＢがインアクティブ（“０”）つ
まりＤＭＡユニットのデータバスが空いている。の２つ
の条件を満足するときであるが、ＣＰＵ１は上述したよ
うに、アンドゲート１４、１５の作用によっていつＤＭ
Ａユニットにアクセスするかを考慮することなく処理を
すすめることができる。

【００３３】また、ＣＰＵ１は、キー入力やコントロー
ルデータのトリガに応じて直ちにＤＭＡユニットの動作
状態を変えたい場合、ＤＭＡコントローラ１０に対して
、ＤＭＡコントローラ１０の状態がどのような状態であ
ってもＤＭＡ転送を中断する指令ＤＭＡＥＮＤを出力す
ることができる（これは、ＤＭＡコントローラ１０には
ＥＮＤ信号として与えられる）。

【００３４】＜ＤＭＡコントローラ１０の要部構成＞次
に、ＤＭＡコントローラ１０の一構成例を説明する。Ｄ
ＭＡコントローラ１０は、１バスサイクルが数百ナノ秒
である転送能力をもつ。従って、３トラック分のサンプ
リングデータを転送する時間は１から２マイクロ秒とな
る。

【００３５】サンプリング周波数ｆｓを４８ＫＨｚとし
たとき、１サンプリング時間の間隔は約２１マイクロ秒
となり、サンプリング時間間隔のほとんどは、バッファ
９−１〜９−３とＨＤコントローラ１１、ハードディス
ク１２との間のデータ転送及びＣＰＵ１から各構成要素
のプログラミング時間にあてることが可能となる。

【００３６】さて、その具体例の主要構成は、図２に示
されている。このＤＭＡコントローラ１０は、アドレス
バスと接続される入力側（ＩＮ）のアドレスバッファ１
０１と出力側（ＯＵＴ）のアドレスバッファ１０２を有
する。入力側のアドレスバッファ１０１に与えられるア
ドレス信号によって、レジスタセレクタ１０３の指定内
容が変化し、アドレスレジスタ１０４とコントロールレ
ジスタ１０５とに存在する所望のレジスタが指定される
ことになる。

【００３７】アドレスレジスタ１０４、コントロールレ
ジスタ１０５には４つのチャンネルＣＨ１〜ＣＨ４のエ
リアがあり、チャンネルＣＨ１〜ＣＨ３は、バッファ９
−１〜９−３と音声入出力装置８−１〜８−３との間の
ＤＭＡ転送を行うためのレジスタであり、チャンネルＣ
Ｈ４は、バッファ９−１〜９−３のうちの指定したバッ
ファとハードディスク１２との間のＤＭＡ転送を行なう
ためのレジスタである。

【００３８】アドレスレジスタ１０４内の各チャンネル
ＣＨ１〜ＣＨ４のレジスタは、対応するバッファ９−１
〜９−３及び指定されたバッファのカレントアドレスと
スタートアドレスとを少なくとも記憶するエリアを有し
、コントロールレジスタ１０５の各チャンネルＣＨ１〜
ＣＨ４のエリアには、例えば、ＤＭＡ転送の方向を指定
するコントロールデータが記憶される。

【００３９】このアドレスレジスタ１０４、コントロー
ルレジスタ１０５の内容は、データバッファ１０６を介
してデータバスに対して入出力可能となっている。そし
て、これらの各構成要素を制御しているのが、タイミン
グコントロールロジック１０７と、サービスコントロー
ラ１０８、チャンネルセレクタ１０９である。

【００４０】サービスコントローラ１０８は、ハードロ
ジックもしくはマイクロプログラム制御構成となってい
て、タイミングコントロールロジック１０７からの信号
、音声入出力装置８−１〜８−３、ＨＤコントローラ１
１からのＤＭＡ要求信号ＤＲＱ１〜ＤＲＱ４や、ＣＰＵ
１からのＤＭＡ中断指令ＥＮＤ（ＤＭＡＥＮＤ）を受け
とり、上記各構成要素に対する回答（アクノーレッジ）
信号ＤＡＫ１〜ＤＡＫ４、ＤＭＡ転送中を示すＤＭＡ可
能（イネーブリング）信号ＤＭＡＥＮＢを出力するほか
、タイミングコントロールロジック１０７に対し各種指
令を出したり、チャンネルセレクタ１０９に対しチャン
ネルセレクト信号を出力したりする。チャンネルセレク
タ１０９は、アドレスレジスタ１０４、コントロールレ
ジスタ１０５のなかの各チャンネルＣＨ１〜ＣＨ４に対
応するレジスタを選択的に指定する。

【００４１】タイミングコントロールロジック１０７は
、デコーダ１３からの指定信号ＣＳ、コントロールレジ
スタ１０５からのコントロール信号、サービスコントロ
ーラ１０８からの制御信号を受けて、アドレスバッファ
１０２、データバッファ１０６の入出力制御をするほか
、アドレスインクリメンタ１１０を動作させて、アドレ
スレジスタ１０４のなかの指定されたチャンネルのカレ
ントアドレスレジスタをインクリメントする。

【００４２】＜ＣＰＵ１の全体動作＞以下に、本実施例
の動作について説明する。ＣＰＵ１の動作を示すフロー
チャートが図３、図４および図５に示されている。これ
はプログラムＲＯＭ２に記憶されたプログラム（ソフト
ウェア）よるもので、図３はメインルーチンを示し、図
４は記録再生ルーチンを示し、図５は、ＨＤコントロー
ラ１１からのインタラプト信号ＩＮＴの到来に応答して
実行するインタラプトルーチンを示している。

【００４３】まず図３において、ＣＰＵ１は、電源オン
に応じてメインルーチンをスタートさせ、３−０（以下
、単に３−０と記す）において各種初期状態を設定する
。そして、３−１においてキー入力を受け、３−２にお
いて何のモードに設定されたかを判断する。

【００４４】ＣＰＵ１が、現在記録／再生モードである
とジャッジすると、図３の３−２から３−３、即ち図４
の４−３に進み、３つあるトラックを順次選択指定し、
さらに４−４に進み、各トラックの動作モードをキーボ
ード４の入力指示に従って設定し、４−５において、Ａ
／Ｄ変換、Ｄ／Ａ変換のいずれの動作を各音声入出力装
置８−１〜８−３が実行するのか、バッファ６、デコー
ダ１３を介して指定信号ＣＳを順次送出しながらＩＯＷ
Ｒを与えてセッティングする。いま、例えばＴｒ１につ
いては、プレイ（再生）状態（従ってＤ／Ａ変換動作状
態）、Ｔｒ２及びＴｒ３は夫々レコード（記録）状態（
従ってＡ／Ｄ変換動作状態）とする。図１２に、このよ
うなモード設定した場合の概略動作の概念図を示す。

【００４５】そして、４−５では、ＤＭＡコントローラ
１０に対し、各Ｔｒ１〜Ｔｒ３についてのバッファ９−
１〜９−３のアドレスを初期化させる。つまり、図２の
アドレスバッファ１０１、レジスタセレクタ１０３、チ
ャンネルセレクタ１０９等により、チャンネルＣＨ１〜
ＣＨ３の各レジスタ（アドレスレジスタ１０４、コント
ロールレジスタ１０５）を指定しながら、データバッフ
ァ１０６を介して初期設定データを入力設定する。

【００４６】ここで、バッファ９−１〜９−３は、リン
グバッファとして循環的に使用されるようになっており
、初期状態としては、各バッファ９−１〜９−３のスタ
ートアドレスとカレントアドレスとは一致するようセッ
トされる（図１２に、各バッファ９−１〜９−３のスタ
ートアドレスとカレントアドレスとが、ＣＨ１〜ＣＨ３
のアドレスレジスタ１０４に記憶されて制御される状態
を模式的に示してある）。

【００４７】続いてＣＰＵ１は４−６の処理を実行し、
ＲＡＭ３内の作業（ワーク）メモリエリアに存在するハ
ードディスク１２の各トラックＴｒ１〜Ｔｒ３に対応す
るディスクアクセスポインタを初期設定する（図１２に
ハードディスク１２の記憶エリアと、ディスクアクセス
ポインタとの関係を示している）。

【００４８】次にＣＰＵ１は、各音声入出力装置８−１
〜８−３のＡ／Ｄ変換動作又はＤ／Ａ変換動作を開始さ
せる（４−７）。続いて、４−８において、ソフトウェ
ア割込みをかけて、ＨＤコントローラ１１が、ハードデ
ィスク１２とバッファ９−１〜９−３のいずれかとの間
のデータ転送のプログラム要求（ＨＤコントローラ１１
がＣＰＵ１に対してインタラプトＩＮＴをかけること）
を行なったとき（後述）と同じ処理を実行する。

【００４９】具体的には、図５に示したフローチャート
に従った動作を４−８で実行することになる。例えば、
Ｔｒ１についてハードディスク１２から、例えば詳細は
後述する図１６のブレイクアドレステーブルあるいはイ
ベントアドレステーブルＥＡＴの有音サブイベント１の
デジタル音声データをバッファ９−１にＤＭＡ転送する
ために、ＤＭＡコントローラ１０のチャンネルとしてＴ
ｒ１に対応するチャンネルＣＨ１を選定する（５−１）
。また、ＤＭＡコントローラ１０のアドレスレジスタ１
０４のＣＨ１のエリアからカレントアドレスおよびスタ
ートアドレスを読み出して、バッファ９−１からのまた
はバッファ９−１へのデータ転送可能数（録音時ではバ
ッファ９−１のデータ充満領域の量すなわちバッファ９
−１からのデータ転送可能数、再生時ではバッファ９−
１の空き領域の量すなわちバッファ９−１へのデータ転
送可能数）を算出する（５−１）。

【００５０】次に、当該トラック（ここでは、トラック
Ｔｒ１）が録音モードか再生モードか判断する（５−２
）。録音モードであれば、ＤＭＡコントローラ１０およ
びＨＤコントローラ１１をプログラムして、バッファ９
−１からＨＤコントローラ１０へのデータ転送を行う（
５−１３）。より具体的に述べるとＤＭＡコントローラ
１０に対するプログラミングは、ＣＨ１のスタートアド
レスをＣＨ４のスタートアドレスおよびカレントアドレ
スにコピーすることにより行う。ＣＨ４のカレントアド
レスは、単位量のデータがバッファ９−１からＨＤコン
トローラ１１に転送される毎に増加する。ＨＤコントロ
ーラ１１に対するプログラミングは、ＲＡＭ３の作業メ
モリからＴｒ１のディスクアクセスポインタを読み出し
、このポインタと、５−１で算出したバッファ９−１か
らＨＤコントローラ１１へのデータ転送可能数と、５−
２において検出されたモード（録音モード）とによって
行う。

【００５１】この結果、ＨＤコントローラ１１は、いま
の場合、バッファ９−１からハードディスク１２への方
向のＤＭＡ転送を、ＤＭＡコントローラ１０に要求し（
ＤＲＥＱを出力し）、ＤＭＡコントローラ１０は対応す
るＤＭＡ転送を実行することになる。続いて、ＣＰＵ１
は、ディスクアクセスポインタを、上述した転送処理を
実行した結果とるであろう値まで更新する（５−１２）
。すなわち、バッファ９−１とハードディスク１２との
間のデータ転送は、この後、ＤＭＡコントローラ１０が
全て実行することになり、ＣＰＵ１はこのＤＭＡ転送が
完了したときのハードディスク１２のアドレスをディス
クアクセスポインタにセットするのである。

【００５２】図５の５−２において、再生モードと判断
されると、ＣＰＵ１は、ＲＡＭ３中のディスクアクセス
ポインタが属するブレイクアドレステーブル（またはイ
ベントアドレステーブルＥＡＴ）中の現テーブル要素の
残りデータ数を算出する（５−３）。ブレイクアドレス
テーブルは、各トラック毎に生成され、図１６に示すよ
うに、ディスク１２の再生すべき領域、すなわち、再生
すべき順序に配列された各有音サブイベントのディスク
１２上の始点および終点を示すスタートアドレスおよび
エンドアドレスと、オリジナル音声データの有音イベン
ト間に付加された無音データの長さを示すブレイク長と
を含んで構成され、前述のようにＲＡＭ３中に記憶され
ている。すなわち、ブレイクアドレステーブルは、再生
すべき有音サブイベント毎に、１つのスタートアドレス
および１つのエンドアドレスから成る１つのテーブル要
素を有するように構成されている。

【００５３】ＲＡＭ３中のディスクアクセスポインタは
、音声入出力装置８−１、８−２または８−３（この例
では８−１）が現在再生している音声データの記憶位置
を指示するのではなく、次にバッファ９−１、９−２ま
たは９−３（この例では９−１）に転送すべきハードデ
ィスク１２に記憶されたデータブロックの先頭を示す。いま、ディスクアクセスポインタの値が５００１とする
と、このポインタが属するテーブル要素は、有音サブイ
ベント１に対応するテーブル要素である。この場合、残
りデータ数は、１５０００−（５００１−１）＝１００００である。

【００５４】次に、５−４において、今求めた残りデー
タ数と５−１で算出された転送可能データ数とが比較さ
れ、転送可能データ数の方が大きく（５−４のＮＯ）、
しかも、ディスクアクセスポインタが示すアドレスにも
ともと無音データの付加指令が存在していなければ（５
−５のＮＯ）、当該テーブル要素が示すデータをバッフ
ァ９−１に転送する（５−６）。ディスクアクセスポイ
ンタが示すアドレスに無音データが付加されるか否かは
、ＣＰＵ１がＲＡＭ３中のブレイクアドレステーブルを
参照して、ディスクアクセスポインタが各有音サブイベ
ントのエンドポイントに一致しているか調べることによ
って判断する。いま、前述のようにディスクアクセスポ
インタの値が５００１、残りデータ数が１００００、デ
ータ転送可能数が２００００とすると、１００００＜２
００００であり、また、ディスクアクセスポインタの値
が有音サブイベント１のエンドポイントに一致していな
いから、ディスクアクセスポインタが示すディスク１２
のアドレス５００１から１００００個分のアドレスに記
憶された音声データがバッファ９−１に転送される。なお、５−５において、ディスクアクセスポインタが示
すアドレスに無音データを付加するものと判断されると
、ハードディスク１２内の所定領域に記憶されているゼ
ロデータが繰り返し読み出されてバッファ９−１に転送
される。

【００５５】このディスク１２からバッファ９−１への
データ転送は、ＤＭＡコントローラ１０およびＨＤコン
トローラ１１をプログラムして行う。ＤＭＡコントロー
ラ１０に対するプログラミングは、ＣＨ１のスタートア
ドレスをＣＨ４のスタートアドレスおよびカレントアド
レスにコピーすることにより行う。ＣＨ４のカレントア
ドレスは、単位量のデータがハードディスク１２からバ
ッファ９−１に転送される毎に増加する。ＨＤコントロ
ーラ１１に対するプログラミングは、ディスクアクセス
ポインタの値（この例では５００１）、５−３で算出し
た現テーブル要素の残りデータ数（この例では１０００
０）、および５−２で検出されたモード（この例では再
生モード）によって行う。

【００５６】この結果、ＨＤコントローラ１１は、ハー
ドディスク１２からバッファ９−１の方向ヘのＤＭＡ転
送を、ＤＭＡコントローラ１０に要求し（ＤＲＥＱを出
力し）、ＤＭＡコントローラ１０は対応するＤＭＡ転送
を実行することになる。続いて、ＣＰＵ１は、ディスク
アクセスポインタを、この転送処理を実行した結果とる
べき値に更新する（５−８）。上述の例（図１６）では
、ディスクアクセスポインタは１５０００に更新されて
次のテーブル要素（図１６の例では有音サブイベント２
のテーブル要素）に移行する。そして、バッファ９−１
へのデータ転送可能数も更新する（この例では、１００
００となる）。

【００５７】そして、再び５−３に戻って、ディスクア
クセスポインタが属するブレイクアドレステーブルの現
テーブル要素、すなわち有音イベント１の残りデータ数
を算出する（この例では０）。次に、残りデータ数（０
）とバッファ９−１へのデータ転送可能数（１００００
）とを比較する（５−４）。この例では、データ転送可
能数の方が大きいので、５−４から５−５に進み、ディ
スクアクセスポインタが示すアドレスに無音データを付
加するか否かが調べられる。この例では、ディスクアク
セスポインタの値１５０００が有音サブイベント１のエ
ンドポイント１５０００に一致しているので、無音デー
タが付加されると判断される。そしてＣＰＵ１は、図１
６のブレイクアドレステーブルの有音サブイベント１の
ブレイク長に相当する２０００個のゼロデータを発生さ
せる（５−７）。これは、ＣＰＵ１がディスクの所定の
ゼロデータ記憶領域から繰り返しゼロデータを読み出す
ことによって行われる。次に、ＣＰＵ１はディスクアク
セスポインタを、ブレイクアドレステーブルの次のテー
ブル要素である次の有音サブイベント２のスタートポイ
ント１５００１に更新する（５−８）。ただし、データ
転送可能数は、以前の値１００００から今回転送したゼ
ロデータの数を引いて（１００００−２０００＝８００
０）、新たな値８０００とする。

【００５８】次に、再び５−３に戻って、ディスクアク
セスポインタが属するブレイクアドレステーブルの現テ
ーブル要素の、すなわち、有音イベント２の残りデータ
数を算出する（この例では、１５００１から２３９００
０までなので２２４０００）。次に、残りデータ数２２
４０００とバッファ９−１へのデータ転送可能数８００
０とを比較する（５−４）。

【００５９】今度の場合、残りデータ数がデータ転送可
能数より大きいので、５−４から５−９に進み、ディス
クアクセスポインタが各有音サブイベントのエンドポイ
ントに一致しているか調べる。この例では一致していな
いので、ディスクアクセスポインタが示すアドレスに無
音データを付加しないものと判断して（５−９のＮＯ）
、５−１０に進み、ハードディスク１２のアドレス１５
００１から８０００個のデータが転送される。さらに、
５−１２に進み、ディスクアクセスポインタが２３００
０に更新される。そしてメインルーチン（図４）にリタ
ーンする。

【００６０】後の説明でも明らかになるとおり、最初の
割込みルーチン（図５）が起動されて、ＨＤコントロー
ラ１１が一度動かされると、あとは、ＣＰＵ１が指定し
たデータブロックの転送が終了するたびに、ＨＤコント
ローラ１１から割込みがなされる（ＩＮＴ信号がＣＰＵ
１に与えられる）ので、ＣＰＵ１が行なうのは、録音／
再生動作の終了になったか、キー入力があったか、また
はコントロールデータに指示しておいたトリガがかかっ
たかの判断を行うのみである。

【００６１】すなわちＣＰＵ１は、４−９において、デ
ィスクアクセスポインタ（ＲＡＭ３）を参照し、メモリ
エリアオーバーか否か、つまり終了か否かをジャッジし
（４−１０）、ＹＥＳの場合は、各音声入出力装置８−
１〜８−３のＡ／Ｄ変換、Ｄ／Ａ変換動作を停止（４−
１１）させ、図３の３−１に戻る。ＮＯの場合は、キー
入力状態を参照し（４−１２）、もし変化がなければ、
ディスクアクセスポインタをチェックすべく４−９の処
理へもどり、以下４−９〜４−１３をくりかえす。

【００６２】そして、４−１３において何らかの変化が
あると、４−１３から４−１４に進み、ＣＰＵ１は、Ｄ
ＭＡ転送を一時中断して、新たな設定をすべく、ＤＭＡ
コントローラ１０に対するＤＭＡ中止指令（ＤＭＡＥＮ
Ｄ）を出力する。続けて、新たな入力指示等に従って、
ＤＭＡコントローラ１０、音声入出力装置８−１〜８−
３をプログラムし（４−１５）、再びＤＭＡ動作を再開
すべく４−１６に進み、上述した４−８と同様に図５の
インタラプトルーチンを実行した後、４−９へもどる。

【００６３】このように、ＣＰＵ１は、記録（プレイ）
／再生（レコード）時にあっては、４−４〜４−８の初
期設定を行なった後は、４−９、４−１０、４−１２、
４−１３さらに４−１４〜４−１６をくりかえし実行し
、キーボード４での変更指示（例えば、あるトラックに
ついてポーズ（Ａ／Ｄ、Ｄ／Ａの中断）あるいはパンチ
イン／アウト（Ａ／Ｄ、Ｄ／Ａの動作の切換）等）や、
編集時に得たコントロールデータの変化に応答して、即
時にＤＭＡ転送制御を中断し、プログラムを変更した上
で、再び同様の処理を実行するように動作する。

【００６４】図３の３−２において、ＣＰＵ１が、現在
、コントロールトラック作成制御モードにあると判断す
ると、３−２から３−４に進み、イベントコントロール
トラックの作成を行う。このトラックの作成の前に、ハ
ードディスク１２に記憶されている音声データをイベン
ト化する。イベント化とは、手動指定操作などによって
時間軸上に連続した音声データを複数に区切り、各区切
られた音声データ（イベント）を識別するためのイベン
ト番号、および区切られた区間を示すデータ（スタート
ポイントとエンドポイント）を作り出すことを意味する
。イベント番号、スタートポイントおよびエンドポイン
トは、ＲＡＭ３のイベントアドレステーブル（ＥＡＴ）
に登録される。スタートポイントおよびエンドポイント
は、当該イベントが記憶されるハードディスク１２のス
タートアドレスおよびエンドアドレスに相当する。イベントアドレステーブルの例は、図１６に示されてい
る。

【００６５】イベント化が完了すると、インディビジュ
アルコントロールトラック（ＩＣＴ）が作成される。Ｉ
ＣＴは、ハードディスク１２上の各イベントの識別を示
すイベントアドレステーブル（ＥＡＴ）に含まれるイベ
ントの識別情報（イベント番号）を各トラック毎にイベ
ントの再生順序に配列して成るものである。

【００６６】次に、ＩＣＴ作成処理の一例について説明
する。この処理では時間が既知であるものとする。まず
、ＣＰＵ１は、時間軸および前イベントのエンドポイン
トＥｎ−１を表示装置５に表示する。次に編集者（ユー
ザ）がキーボード４のキーを操作して、入力トラック、
入力イベントおよびスタートポイントを指定する。次に
、ＣＰＵ１は、キー操作により指定されたスタートポイ
ントＳｎと、その前のイベントのエンドポイントＥｎ−
１とを比較し、前者が後者より大きければ、スタートポ
イントの時間とイベント番号をインディビジュアルトラ
ックスケジュール（ＩＴＳ）に書込み、ＥＡＴからエン
ドポイントＥｎを計算する。次に、スタートポイントＳ
ｎがその前のイベントのエンドポイントＥｎ−１より小
さいか、両者が等しければ、新たな入力トラック、入力
イベントおよびスタートポイントが指定されるのを待つ
。上述の処理は、編集者がキーボード４を介して終了指
令を入力するまで続けられ、ＩＣＴおよびＩＴＳが作成
される。

【００６７】コントロールトラック作成制御モードの終
了が検出されると、ＣＰＵ１は３−１において再びキー
入力を調べる。

【００６８】３−２において、ＣＰＵ１が、現在、エデ
ィット（ＥＤＩＴ）モードにあると判断すると、３−２
から３−５に進み、編集するトラックやポイント、どの
ような編集をするのか（例えば、ある時間指定したポイ
ントに録音した音のタイミングを前後にずらしたり、修
正、削除したりすること）をＣＰＵ１は判断し、各種編
集作業を実行する。

【００６９】編集作業の中に、ディスク１２に記憶され
た音声データ中の所定のポイントに、所定の長さの無音
データを付加し、これに続く有音データ（有音サブイベ
ント）と分離する処理（ここでは、ブレイク処理と称す
る）、およびこの処理の中でのブレイクアドレステーブ
ルの作成が含まれる。

【００７０】図９乃至図１３は、ブレイク処理およびブ
レイクアドレステーブル作成の過程を示すフローチャー
トである。図９の実施例においては、９−１において各
トラックに対してブレイクを設定する任意のポイントと
、任意のブレイク時間が設定される。この設定は、キー
ボード４の所定のキーを操作することにより行われる。ブレイクのポイントと時間が設定されると、それに対応
するブレイクアドレステーブルが作成される。

【００７１】以上の動作を図１６を参照してさらに説明
すると、いま、例えばハードディスク１２のオリジナル
トラック１にイベントナンバ１の音声信号が記録されて
いる。そのスタートポイントは０００００００であり、
そのエンドポイントは０９２０９１３とされている。こ
のオリジナルトラック１に対して、例えばポイント００
１５００１、０２３９００１、および０６０７９０９の
３つのポイントに、それぞれ０００２０００、００１９
０８７、または０１７８０００の長さのブレイクを形成
するように指令すると、イベントナンバ１が４つの有音
サブイベントに分離される。

【００７２】有音サブイベント１は、スタートポイント
０００００００からエンドポイント００１５０００まで
のデータで構成されている。以下、同様に有音サブイベ
ント２は、そのスタートポイントが００１５００１、そ
のエンドポイントが０２３９０００となり、有音サブイ
ベント３のスタートポイントは０２３９００１、そのエ
ンドポイントは０６０７９０８となり、有音サブイベン
ト４は、そのスタートポイントが０６０７９０９、その
エンドポイントが０９２０９１３となる。そして有音サ
ブイベント１と２の間に０００２０００の長さのブレイ
クが形成され、有音サブイベント２と３の間に００１９
０８７の長さのブレイクが形成され、有音サブイベント
３と４の間に０１７８０００の長さのブレイクが形成さ
れる。その結果、このようにブレイクを形成することに
より、新たに形成されたイベントナンバ１のテイクは、
スタートポイントが０００００００となり、そのエンド
ポイントが１１１９９９９となる。

【００７３】以上においては、１つのトラックにおいて
のみブレイクを形成する例を示したが、他のトラックに
おいても同様に任意のポイントに任意の長さのブレイク
を形成することができる。

【００７４】例えば図１５に示すように、オリジナルト
ラックＴｒ１とＴｒ２のポイントＰ１とＰ２に４，００
０ｍｓのブレイクを挿入し、オリジナルトラックＴｒ３
のポイントＰ３に１，０００ｍｓのブレイクを挿入して
、これを再生すると、トラックＴｒ１のポイントＰ１お
よびトラックＴｒ２のポイントＰ２において、４，００
０ｍｓのブレイクが再生され、その後、オリジナルトラ
ックのポイントＰ１およびＰ２に続くデータが再生され
る。また、トラックＴｒ３においては、ポイントＰ３に
おいて１，０００ｍｓのブレイクが挿入された後、オリ
ジナルトラックのポイントＰ３に続くデータが、そのブ
レイクに続いて再生されることになる。

【００７５】図９に示す方法はブレイクを時間で設定す
るため、厳密にブレイク長が決まっているときには便利
であり、効率的な入力が可能となる。

【００７６】これに対して図１０に示すフローチャート
は、テンポ値と拍数によりブレイクを設定する場合の処
理を示している。即ちこの場合においては、１０−１に
おいてテンポ値Ｖｔと拍数Ｎｂを入力する。そして１０
−２において、次式よりブレイク時間Ｂｔを演算する。Ｂｔ＝６０，０００×Ｎｂ／Ｖｔ

【００７７】テンポ値Ｖｔは１分間（６０秒間）におけ
る数を示すものであるから、上式により拍数をｍｓで表
現した時間に換算することができる。

【００７８】このようにテンポ値と拍数によりブレイク
を決定する方法は、音声信号が予めそのテンポが判って
いる音楽であるような場合には、その音楽に合わせて直
感的にブレイクを挿入することができるので便利となる
。

【００７９】図１１は、タッピングによりブレイクを設
定する場合の処理を示している。この場合、１１−１に
おいて、まずその音声信号の再生を開始する。そして所
定のタイミングにおいて（ブレイクを挿入したい位置に
おいて）、１回目のタッピングを入力する（１１−２）
。このタッピングは、例えばキーボード４の所定のキー
を押打することにより実行される。

【００８０】ＣＰＵ１は、１１−２において１回目のタ
ッピングが入力されると、次に１１−３において計時動
作を開始する。そして、１１−４において２回目のタッ
ピングが入力されるまで待機し、２回目のタッピングが
入力されたとき１１−５に進み、計時動作を終了し、１
回目のタッピング入力から２回目のタッピング入力まで
の間の時間を読み取る。そして、その時間をブレイク時
間長として登録する。

【００８１】このようにタッピングによりブレイク時間
を設定する方法は、曲のテンポが判っていないような場
合においても、また、曲の途中でテンポが変化している
ような場合においても、その曲を聞きながらその曲に合
わせて所定の長さを設定することができるので、絶対的
な時間を気にすることなく、曲のビートのタイミングで
ブレイク時間を設定することができる。図９および図１
０の実施例に較べ、計算を全く必要としないため、直感
的な入力が可能である。

【００８２】尚、以上のようにして任意のポイントに任
意の長さのブレイクを挿入し、新たなテイクを作成する
ことができるが、オリジナルトラック自体は何ら変更さ
れていないので、オリジナルトラックの再生を指令すれ
ばブレイクが挿入されていない状態で音声信号を再生す
ることが可能となる。

【００８３】＜音声入出力装置８−１〜８−３の動作＞
次に図６を参照して、音声入出力装置８−１〜８−３の
動作状態を説明する。このフローチャートは、マイクロ
プログラム制御によるものであっても、ハードロジック
制御によるものであってもよく、機能実現手段は種々選
択できる。

【００８４】さて、６−１においてＣＰＵ１から当該音
声入出力装置の指定信号ＣＳが到来している（アクティ
ブとなっている）か否かジャッジし、ＹＥＳならば６−
２において、ＣＰＵ１より動作状態（レコード、プレイ
、ストップ等）が設定される。これは図４のＣＰＵ１の
メインルーチンの中の４−５、４−１５に応答してなさ
れる。

【００８５】そして、６−１においてＮＯの判断がなさ
れると６−３において、当該音声入出力装置８−１〜８
−３がレコード状態であるのかプレイ状態であるのか判
断し、レコード状態と判断されると、６−３から６−４
乃至６−９の処理へ進み、プレイ状態と判断されると６
−１０乃至６−１５の処理へ進む。

【００８６】先ずレコード状態に設定された音声入出力
装置（例えば、音声入出力装置８−２、８−３）の動作
を説明する。６−４において、サンプリング時刻となっ
たか否か判断し、サンプリング時刻となるまで、この６
−４をくりかえす。なお、サンプリング時刻の判断は、
音声入出力装置８−１〜８−３内部に夫々ハードタイマ
ーをもってその出力によって行ってもよく、あるいは共
通なハードタイマーを設けてその出力に従って各音声入
出力装置が動作するようにしてもよい。後の説明からも
理解されるとおり、各音声入出力装置８−１〜８−３の
サンプリング周波数を別々にすることも可能である。

【００８７】さて、６−４において、ＹＥＳの判断がな
されると、与えられるアナログ音声信号は、サンプルホ
ールド（Ｓ／Ｈ）され、Ａ／Ｄ変換される。続いて、７
−６において、ＤＭＡコントローラ１０に対してＤＭＡ
転送要求ＤＲＱをアクティブにして出力する。

【００８８】ＤＭＡコントローラ１０は、この要求信号
ＤＲＱを受けとり、ＤＭＡ転送を行うべく、その回答信
号ＤＡＫを出力する（この場合の詳細動作は後述する）
。従って、音声入出力装置８−１〜８−３（いまの場合
レコード状態である音声入出力装置８−２又は８−３）
は、６−７の判断がＹＥＳとなると、６−８に進み、Ａ
／Ｄ変換して得たデジタル音声データをデータバスに出
力し、対応するバッファ９−１〜９−３（いまの場合バ
ッファ９−２又は９−３）へ送る。そして、６−９にて
、ＤＭＡ転送要求ＤＲＱをインアクティブにする。従っ
て、いまの場合、音声入出力装置８−２、８−３にあっ
ては、サンプリング周期毎に、外部から与えられるアナ
ログ音声信号をデジタル音声信号に変換し、後述するよ
うにＤＭＡコントローラ１０にて夫々指定されるバッフ
ァ９−２、９−３のカレントアドレスに転送する（図１
２参照）。

【００８９】また、６−３においてプレイ状態と判断さ
れると、６−１０に進み、ＤＭＡコントローラ１０に対
しＤＭＡ転送要求ＤＲＱをアクティブにし、ＤＭＡコン
トローラ１０から回答信号ＤＡＫの到来を待って（６−
１１）、データバス上のデジタル音声データを取込み（
６−１２）、上記要求ＤＲＱをインアクティブにする（
６−１３）。このときのＤＭＡコントローラ１０の動作
は後述するが、いまの場合図１２に示すとおり、Ｔｒ１
に対応するバッファ９−１のカレントアドレスの内容（
これはすでにハードディスク１２のＴｒ１のエリアの内
容が転送記録されている）が、以上の操作で音声入出力
装置８−１に入力設定されることになる。そして、サン
プリング時刻となったか否か判断する（６−１４）。このサンプリング時刻の到来の検出は、６−４において
述べたことと同じである。

【００９０】そして、６−１４でＹＥＳとなると６−１
５に進み、Ｄ／Ａ変換及びローパスフィルタリングを実
行した上でアナログ音声信号を外部に出力する。

【００９１】以上レコード状態の場合と、プレイ状態の
場合との１つのサンプリング時刻における動作を説明し
たが、６−９、６−１５の各処理の終了後６−１にもど
り以下同様にして次々とサンプリング時刻に対する処理
を実行する。

【００９２】図１３は、音声入出力装置８−１〜８−３
の動作タイムチャートを示しており、いまの場合Ｔｒ１
の音声入出力装置８−１がプレイモードとなっていて、
サンプリング時刻ｔとサンプリング時刻ｔ＋１の間で、
サンプリング要求（ＤＲＱ）が発生し、ＤＭＡコントロ
ーラ１０内のチャンネルＣＨ１の制御によって、バッフ
ァ９−１から音声入出力装置８−１への方向のＤＭＡ転
送がなされ、サンプリング時刻ｔ＋１に同期して、Ｄ／
Ａ変換動作がなされる。

【００９３】一方、いまの場合Ｔｒ２、Ｔｒ３の音声入
出力装置８−２、８−３においては、レコードモードと
なっており、サンプリング時刻ｔあるいはｔ＋１に同期
して、Ａ／Ｄ変換が行われ、その後にＤＭＡコントロー
ラ１０に対してＤＭＡ転送命令が出力される。そしてＤ
ＭＡ転送が、Ｔｒ２、Ｔｒ３の順番で（同時にＤＭＡ要
求があった場合の優先順位が、ＣＨ１＞ＣＨ２＞ＣＨ３
＞ＣＨ４となっている関係によるもの）実行され、音声
入出力装置８−２、８−３からバッファ９−２、９−３
へデータ転送がなされることになる。

【００９４】＜ＤＭＡコントローラ１０の動作＞次に、
図７を参照してＤＭＡコントローラ１０の動作を説明す
る。この図７のフローチャートは、図２のサービスコン
トローラ１０８がマイクロプログラム制御で動作するの
を表わしているとしてもよく、あるいは、ハードロジッ
クでＤＭＡコントローラ１０が機能実現をしているとし
てもよい。

【００９５】先ず、７−１において、ＣＰＵ１からの指
定信号ＣＳが到来している（アクティブとなっている）
か否か判断し、ＹＥＳならば、リード信号ＲＤ、ライト
信号ＷＲのいずれがＣＰＵ１から与えられているか判断
し、リード信号ＲＤならば７−３に進み、アドレスバス
を介して与えられるアドレス信号にて指定されるレジス
タ１０４、１０５の内容をデータバスを介して出力して
ＣＰＵ１がリードできるようにし、逆にライト信号ＷＲ
ならば７−４に進み、指定したレジスタにデータバスを
介して所望のデータを入力設定することになる。この７
−３、７−４の処理は、ＣＰＵ１のメインルーチンの４
−５、４−１５などの処理に対応する。従って、７−４
の処理によって図２の各レジスタ１０４、１０５には所
望のデータがセットされることになる。

【００９６】そして、このようなＣＰＵ１からのＤＭＡ
コントローラ１０に対するアクセスやプログラムが終る
と指定信号ＣＳはインアクティブとされ、７−１から７
−５に処理は進むことになる。

【００９７】７−５では、各音声入出力装置８−１〜８
−３からＤＭＡ転送要求ＤＲＱ１〜ＤＲＱ３がきている
か、ＨＤコントローラ１１からＤＭＡ転送要求ＤＲＥＱ
（ＤＲＱ４）がきているか判断し、もし、いずれかから
要求が来ていると７−６に進み、ＤＭＡ可能信号ＤＭＡ
ＥＮＢを“１”に（アクティブ）にし、ＤＭＡユニット
内のアドレスバスとデータバスをＤＭＡコントローラ１
０が専有するようにし、ＣＰＵ１からのアクセスを受け
付けなくする。

【００９８】続いて、複数の要求に際しては、チャンネ
ルＣＨ１〜ＣＨ４の順の優先順位に従って、チャンネル
を選択する（７−７）。例えば、図１３の例ではサンプ
リング直後にＴｒ２、Ｔｒ３の音声入出力装置８−２、
８−３からのデータ転送要求が同時になされるがＴｒ２
の優先順位が高いので、先にＣＨ２のＤＭＡ転送を行う
ことになる。また後の説明でも理解されるとおり、ＣＨ
４の優先順位が最下位なので、ハードディスク１２とバ
ッファ９−１〜９−３のうちの１つとの間でデータ転送
を行っているときに、いずれかの音声入出力装置８−１
〜８−３からデータ転送の要求がなされると、後者のデ
ータ転送を先に優先的に行うようになる。

【００９９】続いて、選択したチャンネル（いま、例え
ばＣＨ２）のカレントアドレス（アドレスレジスタ１０
４のＣＨ２のカレントアドレスレジスタの内容）をアド
レスバスに出力する（７−８）。そして選択したチャン
ネル（いま、例えばＣＨ２）のコントロールレジスタ１
０５の内容を参照し、ＤＭＡ転送をいずれの方向へ行う
か決定し（７−９）、もしバッファ９−１〜９−３から
他の要素（Ｉ／Ｏ）への転送なら７−１０から７−１１
へ進んで、バッファ９−１〜９−３のうちの選択してい
るバッファに対しリード信号ＲＤを与え、逆に他の要素
（Ｉ／Ｏ）からバッファ９−１〜９−３への転送ならば
７−１２に進み、当該バッファに対してライト信号ＷＲ
を与える。

【０１００】しかる後、回答信号ＤＡＫをアクティブに
する（７−１３）。その結果、いまの場合、Ｔｒ２の音
声入出力装置８−２は、６−７、６−８（図６）の処理
によって、サンプリングした音声データをデータバスに
送出し、バッファ９−２のカレントアドレスのエリアに
、ＤＭＡコントローラ１０が書込むことになる（図１２
参照）。

【０１０１】７−１４では、データ転送が終了したので
、上記リード信号ＲＤ又はライト信号ＷＲ、回答信号Ｄ
ＡＫをインアクティブにし、７−１５で当該チャンネル
（いまＣＨ２）のカレントアドレス（図２のアドレスレ
ジスタ１０４内）の内容を＋１する。この７−１５の動
作により、バッファ９−１〜９−３に対して新たなサン
プリング音声データが書込まれる都度、あるいは新たに
音声データが読出される都度、アップカウントされるこ
とになる。そして、７−１５の処理の後、７−１へもど
る。

【０１０２】先程の状態（図１３参照）では、Ｔｒ２と
Ｔｒ３との音声入出力装置８−２、８−３よりデータ転
送要求がＤＭＡコントローラ１０に対してなされており
、これまでにＴｒ２についてのみデータ転送の実行をし
たのであるから続く７−５においてはＹＥＳの判断がな
される。以下Ｔｒ３に関して、音声入出力装置８−３か
らバッファ９−３への方向のデータ転送が、７−７乃至
７−１０、７−１２乃至７−１５を実行することにより
上記した場合と同様にしてなされる。

【０１０３】このようなデータ転送が完了すると７−５
から７−１６に進み、ＤＭＡ可能信号を“０”（インア
クティブ）にして、ＤＭＡユニット内のデータバス、ア
ドレスバスをＤＭＡコントローラ１０が専有するのを中
止し、ＣＰＵ１からのアクセスを受付けられるようにす
る。

【０１０４】以上Ｔｒ２、Ｔｒ３に関し、音声入出力装
置８−２、８−３から夫々対応するバッファ９−２、９
−３へのデータ転送について説明したが、Ｔｒ１につい
ては、逆に、バッファ９−１から音声入出力装置８−１
へのデータ転送がＤＭＡコントローラ１０によってなさ
れる。

【０１０５】図１３に示してあるとおり、サンプリング
時間ｔとｔ＋１の中間で、Ｔｒ１に対応する音声入出力
装置８−１は、ＤＭＡコントローラ１０に要求信号ＤＲ
Ｑを出力する（図６、６−１０）。

【０１０６】これに応答し、ＤＭＡコントローラ１０は
、上記した場合と同様に７−５〜７−７を実行し、７−
８において、バッファ９−１の読み出すべきアドレスを
示すアドレスデータをアドレスバスを介して与える。７−９、７−１０の実行により、７−１１に進み、今回
はバッファ９−１に対し読み出し信号ＲＤを与え、７−
１３で回答信号ＤＡＫを“１”とする。

【０１０７】その結果、バッファ９−１の指定アドレス
のデジタル音声データは、データバスを介して、Ｔｒ１
の音声入出力装置８−１へ転送され取込まれることにな
る。しかる後、７−１４、７−１５の処理を経て７−１
へもどる。

【０１０８】また、ＤＭＡコントローラ１０は、ハード
ディスク１２とバッファ９−１〜９−３との間のデータ
転送も行う。この場合は、チャンネルＣＨ４のアドレス
レジスタ１０４、コントロールレジスタ１０５が使用さ
れる。この動作は、ＣＰＵ１のインタラプトルーチン（
図５）の実行によって、ＤＭＡコントローラ１０に対す
る設定／制御動作、およびＨＤコントローラ１１に対す
るプログラミング動作の後、実行される。

【０１０９】このＤＭＡコントローラ１０に対するＣＰ
Ｕ１の設定／制御動作に対応して、ＤＭＡコントローラ
１０は、７−３、７−４の処理を行なう。即ち、ＣＰＵ
１は今回チャンネルＣＨ４によってデータ転送するトラ
ックを決定し、そのトラックに対応するバッファのスタ
ートアドレス（つまり前回当該バッファとハードディス
ク１２とのデータ転送を行ったブロックデータの次のア
ドレス）をＣＨ４のスタートアドレスレジスタ（図２の
アドレスレジスタ１０４内）にセットし、このトラック
についての今回のデータ転送数をスタートアドレスとカ
レントアドレス（前回データ転送をハードディスク１２
との間で行った後に歩進したアドレス）との差からＣＰ
Ｕ１は得るとともに、このトラックについてのカレント
アドレスをスタートアドレスにコピーする。

【０１１０】ＣＰＵ１は、動作中のトラックに対応する
バッファ９−１〜９−３とハードディスク１２との間の
データ転送を各トラック毎に順番に行うようになり、各
トラック毎に、前回のデータ転送（ブロック転送）に続
くデータ転送を行うようになる。図１２の例では、例え
ばＴｒ１については、ハードディスク１２から、図示の
スタートアドレス（ＣＨ１）とカレントアドレス（ＣＨ
１）の間の空白部分に対応するデータ量の転送をこれか
ら行うようになる（他のトラックについてもデータ転送
の方向は逆であるが、同様の制御によることは明らかで
ある）。なお、プレイモードのバッファ（９−１が該当
）およびレコードモードのバッファ（９−２、９−３が
該当）では斜線部分が音声入力されたデータ部分に対応
する。

【０１１１】そして、ＣＰＵ１は、ＨＤコントローラ１
１に対しプログラミングを行った上で、実際の転送要求
をＨＤコントローラ１１から発生させて、ＤＭＡ転送を
開始させる。

【０１１２】ＤＭＡコントローラ１０では、７−５にお
いて、ＨＤコントローラ１１から転送要求があることを
検知すると、上記した場合と同様にして、７−６〜７−
９を実行した後、バッファ９−１〜９−３からハードデ
ィスク１２方向へのデータ転送の要求か、ハードディス
ク１２からバッファ９−１〜９−３方向へのデータ転送
の要求か７−１０において判断し、前者ならば７−１１
へ、後者ならば７−１２へ進んだ後、７−１３〜７−１
５の各処理を実行する。このとき、１回の転送操作で、
例えば１サンプル分のデジタル音声データの転送がなさ
れるので、この７−５〜７−１５の動作を複数回くりか
えし実行して、ブロック転送がなされる。このハードデ
ィスク１２とバッファ９−１〜９−３とのデータ転送に
ついては、ＨＤコントローラ１１の動作も大きく関連す
るので、後に更に説明する。

【０１１３】そして、ＤＭＡ転送が完了すると、要求信
号ＤＲＱ１〜４が到来しなくなり、７−５から７−１６
へ進み、ＤＭＡ可能信号ＤＭＡＥＮＢを“０”（インア
クティブ）とする。

【０１１４】＜ＨＤコントローラ１１の動作＞次に、図
８を参照してＨＤコントローラ１１の動作を説明する。このＨＤコントローラ１１は、ハードロジックによって
も、マイクロプログラム制御によってもよく、いずれに
しても図８の動作フローの機能を実現する。

【０１１５】まず、ＣＰＵ１から指定信号ＣＳが与えら
れているか判断する（８−１）。これは、ＣＰＵ１のイ
ンタラプトルーチンにて与えられる。ＮＯの場合はもと
にもどるが、ＹＥＳの場合は、８−２に進みＣＰＵ１か
らリード信号ＲＤが与えられているか、ライト信号ＷＲ
が与えられているか判断し、リード時にはＨＤコントロ
ーラ１１内部の指定データ（アドレスレジスタの内容等
）をデータバスを介してＣＰＵ１へ出力する。

【０１１６】また、ライト信号ＷＲが与えられていると
きは８−２から８−４に進み、今回ＤＭＡコントローラ
１０のチャンネルＣＨ４にてＤＭＡ転送するバッファと
ハードディスク１２とのデータ転送方向を設定し、８−
５にて、アクセスするハードディスク１２のアクセスポ
イントを設定する。これは、ＣＰＵ１がＲＡＭ３から得
ている当該トラックのディスクアクセスポインタによる
。

【０１１７】続いて８−６において、転送データ数（デ
ジタル音声データ数）をＨＤコントローラ１１の内部カ
ウンタに設定する。この転送データ数は、図５のＣＰＵ
１のインタラプトルーチンによって得ている。

【０１１８】このように、８−４〜８−６を実行するこ
とによってＣＰＵ１の制御のもとでＨＤコントローラ１
１はプログラムされ、その後ＨＤコントローラ１１はＤ
ＭＡコントローラ１０に対しデータ転送の要求をする（
８−７）。このことからも理解されるとおり、ＣＰＵ１
は、ＨＤコントローラ１１からインタラプト信号ＩＮＴ
を受けると、次のトラックに対応する（つまり、いまＴ
ｒ１〜Ｔｒ３は全て動作中とすると、Ｔｒ１、Ｔｒ２、
Ｔｒ３、Ｔｒ１……の順で）ＤＭＡ転送の設定、制御を
ＤＭＡコントローラ１０に対し実行し、ＨＤコントロー
ラ１１をプログラムする。その後、ＣＰＵ１はＨＤコン
トローラ１１とＤＭＡコントローラ１０とから離れて、
相互のインタラクションで実際のＤＭＡ転送を実行させ
る。

【０１１９】ＨＤコントローラ１１は、８−７の次に８
−８へ進み、ＤＭＡコントローラ１０から回答信号ＤＡ
ＣＫ（ＤＡＫ４）を受けとる（図７、７−１３参照）ま
で８−８をくりかえす。

【０１２０】８−８の判断がＹＥＳとなると、８−９に
進みＤＭＡコントローラ１０のＣＨ４の動作によって、
１サンプルのデジタル音声データの転送が行われ、８−
６にて設定した転送カウンタを１だけダウンカウントす
る（８−１０）。続く８−１１において、予め設定して
おいた転送データ数分のデータ転送が完了したか上記転
送カウンタの内容に従ってジャッジし、ＮＯならば再び
８−８へもどる。従って、ＤＭＡコントローラ１０にお
いては、ＨＤコントローラ１１から設定したデータ数の
転送（ブロック転送）が終了するまで、転送要求ＤＲＱ
４を続けて受けとることになり、この転送要求に従って
７−５〜７−１５の処理（図７）を実行し、それに応答
する形でＨＤコントローラ１１側では８−８〜８−１１
の処理を実行する。

【０１２１】そして、転送終了が８−１１にて判断され
ると、８−１２に進み、ＨＤコントローラ１１からＤＭ
Ａコントローラ１０に対してのデータ転送の要求ＤＲＥ
Ｑ（ＤＲＱ４）を“０”（インアクティブ）とする。そ
して、次のトラックに関してハードディスク１２とバッ
ファ９−１〜９−３のいずれかとのデータ転送を行わせ
るために、ＨＤコントローラ１１はＣＰＵ１へインタラ
プト信号ＩＮＴを与える（８−１３）。これに応答して
、ＣＰＵ１はインタラプトルーチン（図５）を実行する
ことは上述したとおりである。

【０１２２】＜ハードディスク１２とバッファ９−１〜
９−３との間のデータ転送動作＞以上までの説明で、ハ
ードディスク１２とバッファ９−１〜９−３との間のデ
ータ転送についても理解されるところとなったが、図１
２と図１４とを参照して、ＤＭＡコントローラ１０に対
してＤＭＡ要求がなされ、それに対してＤＭＡコントロ
ーラ１０が時分割で対応している様子を以下に説明する
。

【０１２３】既に述べたとおり、図１２に示す設定状態
にあっては、Ｔｒ１についてはプレイ状態、Ｔｒ２、Ｔ
ｒ３についてはレコード状態となっていて、夫々の音声
入出力装置８−１〜８−３から毎サンプリングタイム（
図１４のｆｓ）にバッファ９−１〜９−３とのデータ転
送要求がＤＭＡコントローラ１０になされる。

【０１２４】これは、ＣＰＵ１がＨＤコントローラ１１
をプログラミングしている間（図８の８−４〜８−７）
も生じる。ＤＭＡコントローラ１０は、音声入出力装置
８−１〜８−３からのデータ転送要求があると、上述し
たようにＤＭＡ可能信号ＤＭＡＥＮＢを出力し（図７の
７−６）、ＣＰＵ１によるＨＤコントローラ１１のプロ
グラミングを中断（ＷＡＩＴ）して、各チャンネルＣＨ
１〜ＣＨ３によるＤＭＡ転送の完了後に、それを再開さ
せる（図１４参照）。

【０１２５】また、ＣＨ４によるＤＭＡ転送により、ハ
ードディスク１２とバッファ９−１〜９−３との間のデ
ータ転送が順次行われているときも、上記各音声入出力
装置８−１〜８−３から各サンプリングタイム毎（図１
４のｆｓ）にデータ転送要求がなされる。

【０１２６】このとき、ＤＭＡコントローラ１０では、
図７の７−７の判断により優先度の高いチャンネル（Ｃ
Ｈ１〜ＣＨ３）のデータ転送を先に行うようになる。こ
の間は、ＤＭＡコントローラ１０へＨＤコントローラ１
１からデータ転送要求ＤＲＱ４が出力され続けている（
図８、８−７参照）ものの、ＤＭＡコントローラ１０か
ら回答信号ＤＡＫ４がもどってこないので、次のデータ
転送を待機している（８−８をくりかえしている）こと
になる。

【０１２７】従って、マクロ的には、ＤＭＡコントロー
ラ１０は図１４に示されたとおり、Ｔｒ１、Ｔｒ２、Ｔ
ｒ３のハードディスク１２とバッファ９−１〜９−３と
の間のＤＭＡ転送（ブロック転送）をくりかえすことに
なるが、ミクロ的には、ＨＤコントローラ１１に対する
プログラミング中も、実際のＤＭＡ転送中（ＣＨ４によ
る）も、あるいは休止（アイドル）中も、サンプリング
タイミング毎に、バッファ９−１〜９−３と音声入出力
装置８−１〜８−３との間のＤＭＡ転送（シングル転送
）を、ＣＨ１〜ＣＨ３の各チャンネルによって実行する
ことになり、サンプリングタイミング毎のＡ／Ｄ変換、
Ｄ／Ａ変換に十分速度的にも対処できる。

【０１２８】尚、上記実施例では、ディスク１２の所定
領域にゼロデータを記憶しておき、これを繰り返して読
み出して無音データを発生させているが、他の記憶領域
、例えばＲＡＭ３等にゼロデータを記憶させてもよく、
また専用のゼロデータ発生手段を設けてもよい。

【０１２９】また、上記実施例においては、記録媒体と
してハードディスク１２を使用したが、ランダムアクセ
スタイプの記憶媒体であればよく、例えば光磁気ディス
クを用いることも可能である。

【０１３０】

【発明の効果】請求項１に記載のデジタルレコーダによ
れば、指示手段の指示に従って、記録媒体から再生され
る音声データに代えて無音データを一時記憶手段に書き
込むようにしたので、任意のポイントに任意の長さの無
音部を容易に挿入することができる。

【０１３１】請求項２に記載のデジタルレコーダによれ
ば、無音部を時間値、テンポ値と拍数、またはタッピン
グにより指定するようにしたので、効率的に、音楽信号
のテンポに合わせて、あるいはまた、音楽信号自体の長
さを基準にして直感的に無音部の長さを設定することが
可能となる。

【図面の簡単な説明】

【図１】本発明のデジタルレコーダの一実施例の全体構
成を示すブロック図である。

【図２】図１のＤＭＡコントローラ１０の要部の具体例
を示すブロック図である。

【図３】図１のＣＰＵ１のメインルーチンを示すフロー
チャートである。

【図４】図３のＣＰＵ１の記録再生ルーチンの詳細を示
すフローチャートである。

【図５】図１のＣＰＵ１のインタラプトルーチンを示す
フローチャートである。

【図６】図１の音声入出力装置８−１乃至８−３の動作
を示すフローチャートである。

【図７】図１のＤＭＡコントローラ１０の動作を示すフ
ローチャートである。

【図８】図１のＨＤコントローラ１１の動作を示すフロ
ーチャートである。

【図９】図１のＣＰＵ１のブレイク処理およびブレイク
アドレステーブル作成動作を示すフローチャートである
。

【図１０】図１のＣＰＵ１のブレイク処理およびブレイ
クアドレステーブル作成動作の他の例を示すフローチャ
ートである。

【図１１】図１のＣＰＵ１のブレイク処理およびブレイ
クアドレステーブル作成動作のさらに他の例を示すフロ
ーチャートである。

【図１２】図１のハードディスク１２とバッファ９−１
乃至９−３との間のＤＭＡ転送の状態を説明する図であ
る。

【図１３】図１のデジタルレコーダの各トラック毎のＤ
／ＡおよびＡ／Ｄ変換動作、ならびにＤＭＡ転送を示す
タイムチャートである。

【図１４】図１のハードディスク１２とバッファ９−１
乃至９−３との間のＤＭＡ転送の状態を示すタイムチャ
ートである。

【図１５】ブレイクの動作を説明するタイミングチャー
トである。

【図１６】イベントアドレステーブル、ブレイクアドレ
ステーブルおよびブレイク処理の相互関係を示す説明図
である。

【符号の説明】

１　　ＣＰＵ３　　ＲＡＭ９−１，９−２，９−３　　バッファ１０　　ＤＭＡコントローラ１１　　ＨＤコントローラ１２　　ハードディスク

Claims

【特許請求の範囲】

【請求項１】　　音声データを記録する記録媒体と、前
記記録媒体より再生された音声データを一時記憶する一
時記憶手段と、前記記録媒体より再生された音声データ
に所望の長さの無音部を付加することを指示する指示手
段と、前記指示手段にて前記無音部の付加が指示された
とき、前記記録媒体から再生される音声データに代えて
前記所望の長さに対応する無音データを前記一時記憶手
段に書き込む制御手段と、前記一時記憶手段から所定の
サンプリングレートで記憶内容を逐次読出し、音声出力
する音声出力手段とを備えることを特徴とするデジタル
レコーダ。
【請求項２】　　前記指示手段による無音部の付加は、
時間値による指定、テンポ値と拍数による指定、または
タッピングによる指定で行われることを特徴とする請求
項１に記載のデジタルレコーダ。