JPH0435098B2 - - Google Patents

Description

請求の範囲 １ 同期通信ラインを多目的バスおよび入力出力
プロセツサを介してホストコンピユータへ結合さ
せる同期通信用多重変換装置において、前記ホス
トコンピユータは、複数のマイクロコード命令セ
ツトを発生し、各マイクロコード命令セツトは、
前記同期通信ラインを介してのデータ転送の異な
る通信プロトコルおよびモードに対応しており、
前記ホストコンピユータは、前記同期通信ライン
を介しての前記データ転送に関係した制御指令で
あつて、データ転送の１つのモードに従つて前記
同期通信ラインを介して外向きに１つのデータブ
ロツクを送るための１つの場合におけるロード制
御指令および書込み指令、および前記同期通信ラ
インを介して内向きに別のデータブロツクを受け
るための別の場合における読取り指令を含む制御
指令を発生するものであり、前記同期通信用多重
変換装置は、 内部バスに結合されたマイクロプロセツサ手段
と、 該マイクロプロセツサ手段を前記内部バスを介
して前記多目的バスにインターフエース接続する
入出力インターフエース手段と、 外向きデータブロツクおよび対応するマイクロ
コード命令セツトを記憶するため前記内部バスに
結合されるメモリ手段と、 第１の転送指令を受けるときに、前記内部バス
および前記インターフエース手段を介して前記多
目的バスと前記メモリ手段との間で前記外向きデ
ータブロツクを転送するための直接メモリアクセ
ス制御器手段と、 前記同期通信ラインに結合されたポートと、 該ポートへデータを転送したり該ポートからデ
ータを受けるため前記内部バスに結合されるポー
トインターフエース手段であつて、前記ポートお
よび前記同期通信ラインを介してのデータブロツ
クの外向きおよび内向き転送を制御する種々なラ
イン通信制御信号を発生したり検出したりするプ
ログラマブルモデム制御およびラインインターフ
エース回路手段を含むポートインターフエース手
段とを備えており、 前記マイクロプロセツサ手段は、 データ転送の前記１つのモードに関係した対応
するマイクロコード命令セツトを得て前記ロード
制御指令を受け取るときにそれを前記メモリ手段
に記憶するための取得手段と、 前記メモリ手段における前記記憶時に前記対応
するマイクロコード命令セツトを実行しそれに従
つて前記プログラマブルモデム制御およびライン
インターフエース回路手段をプログラムするため
の実行手段と、 前記１つの場合において前記書込み指令を受け
るときに前記第１の転送指令を発生し、その第１
の転送指令を前記直接メモリアクセス制御器手段
に与えるための手段と、 前記メモリ手段から前記同期通信ラインを介し
て前記外向きデータブロツクを向けるように前記
ポートインターフエース手段を制御するための手
段と、 前記読取り指令を受けるときに前記ポートに受
ける前記別のデータブロツクの前記多目的バスへ
の内向き転送を制御するための手段とを備えるこ
とを特徴とする同期通信用多重変換装置。 ２ 複数の通信ラインが前記多目的バスおよび前
記入力出力プロセツサを介して前記ホストコンピ
ユータに結合されており、前記制御指令は、前記
プログラマブルモデム制御およびラインインター
フエース回路手段のプログラミングの前に発生さ
れるラインプロトコル、構成および選択を指定す
るモード制御指令を含んでおり、前記同期通信用
多重変換装置は、 前記複数の通信ラインに対応しそれぞれ前記複
数の通信ラインの対応する１つに結合されている
複数のポートと、 前記複数のポートの対応する１つにそれぞれ関
連付けられた複数のポートインターフエース手段
およびプログラマブルモデム制御およびラインイ
ンターフエース回路手段とを含んでおり、前記実
行手段は、得られて記憶されたマイクロコード命
令セツトに従つて前記複数のプログラマブルモデ
ム制御およびラインインターフエース回路手段を
プログラムし、 前記複数のポートインターフエース手段を制御
する前記手段は、前記複数の通信ラインを介して
のデータの実質的に同時の転送を行わせる手段を
含む請求の範囲第１項記載の同期通信用多重変換
装置。 ３ 前記制御指令は、送信器待ち合せ指令を含
み、前記多目的バスは、単一の通信ラインへ向け
られる第１および第２の外向きデータブロツクを
搬送し、前記メモリ手段は、第１および第２のデ
ータバツフアを含み、前記マイクロプロセツサ手
段は、前記第１のデータバツフアから前記第１の
外向きデータを送信する送信手段を使用すること
によつて、前記送信器待ち合せ指令を受ける時に
前記第１および第２の外向きデータブロツクを前
記単一の通信ラインへと送り込むための手段を含
んでおり、前記直接メモリアクセス手段は、前記
送信手段と実質的に同時に前記第２の外向きデー
タブロツクを前記第２のデータバツフアへストロ
ーブし、前記第２の外向きデータブロツクを前記
第２のデータバツフア内に記憶させて、前記単一
の通信ラインの利用度を増大させる手段を含む請
求の範囲第２項記載の同期通信用多重変換装置。 ４ 前記取得手段は、前記ロード制御指令を受け
るときの前記メモリ手段への種々なマイクロコー
ド命令セツトのダウンローデイングに関係して前
記マイクロプロセツサ手段によつて実行されうる
実行制御プログラムを記憶した変更できない読取
り専用メモリ手段を含む請求の範囲第２項記載の
同期通信用多重変換装置。 ５ 前記マイクロプロセツサは、前記メモリ手段
へ内向きデータを記憶させる手段を含み、前記メ
モリ手段は、複数のメモリ素子を含み、前記複数
のメモリ素子の内の１つは、データブロツクを記
憶し、前記複数のメモリ素子の内の別の１つは、
前記対応するマイクロコード命令セツトを記憶
し、前記複数のメモリ素子の内の残りのものは、
前記複数の通信ラインを介しての異なるデータ転
送に対応する他のデータブロツクおよび他のマイ
クロコード命令セツトを記憶する請求の範囲第２
項記載の同期通信用多重変換装置。 ６ 前記直接メモリアクセス制御器手段は、前記
ホストコンピユータによつて発せられるある特定
の制御指令にしたがつて前記マイクロプロセツサ
手段によつて供給される第２の転送指令信号の発
生時に、前記メモリ手段と前記複数のポートの内
の１つとの間で前記外向きデータブロツクを転送
する手段を含む請求の範囲第２項記載の同期通信
用多重変換装置。 ７ 前記複数の通信ラインの内の１つは、遠隔プ
ログラムロード指令をポートより前記マイクロプ
ロセツサ手段へ転送し、前記マイクロプロセツサ
手段は、前記遠隔プログラムロード指令を認識す
る手段と、前記遠隔プログラムロード指令に対応
するマイクロコード命令セツトを得る前記取得手
段をその受け取り時に作動させる手段とを含む請
求の範囲第２項記載の同期通信用多重変換装置。 技術分野 本発明は複数の同期通信ラインを入力出力プロ
セツサを介してホストコンピユータのMP（多目
的）バスに接続するための同期通信用多重変換装
置に関する。基本的な形態においては、この多重
変換装置はビツト・プロトコル（BOP）を扱う
ことができ、バイト本位プロトコルを支援するよ
うに更新することができる。本発明は19200ボー
以下の全二重または半二重データ転送速度を支援
する。たとえば４つのポートで作動する場合、全
処理能力は76.8キロビツト／秒の範囲にある。或
る特殊な作動モード（unisync）では、56キロビ
ツト／秒、すなわち、全二重においてただ１つの
ポートを作動させることができる。 背景技術 従来、本発明に関して上述したような多重プロ
トコル動作を行なうことのできる通信用多重変換
装置は開発されていない。 従来の通信制御器の１つがLarson等の米国特
許第4079452号に開示されている。特に、この米
国特許は通信制御のためのモジユーラ・フアーム
ウエアを持つプログラムマブル制御器を開示して
おり、このプログラマブル制御器の１つのモジユ
ールは種々の通信領域の複数の周辺装置をデー
タ・プロセツサにつなげたり、あるいは、直列イ
ンターフエース・アダプタまたは並列インターフ
エース・アダプタを介して遠隔プログラマブル制
御器モジユールにつなげたりするようになつてい
る。Larson等のプログラマブル制御器モジユー
ルはメモリモジユール内に配置されたサブルーチ
ンのプログラムを有する専用計算機を包含し、こ
れらのサブルーチンが異なつた通信領域のための
特殊な通信プロトコル（ルーチン）を定め、実現
するようになつている。 しかしながら、本発明と異なり、Larson等の
プログラマブル制御器はMP（多目的）バスにプ
ログラマブル制御器を接続するということはしな
い。 従来技術の別の配置がDaly等の米国特許第
4071887号に開示されており、この米国特許は同
期データ交換のための二方向インターフエースを
与える集積回路同期データ・アダプタ（SSDA）
を開示している。先入れ先出し（FIFO）式バツ
フアメモリを含む内部制御・インターフエース・
ロジツクが標準同期通信文字の同時送受信を可能
とし、直列データ・チヤンネルとバス編成システ
ムの並列二方向データ・バスとの間でデータ転送
を行なうのを可能とする。 しかしながら、Larson等の上記の米国特許の
場合と同様、Daly等の特許も同期制御器を開示
してはいるが、本発明におけるようなMP（多目
的）バスと一緒に同期直列データ・アダプタを使
用することについては何も記載していない。 ３番目の従来配置が、Genral Robotics
Corporationによつて製作されたDEC LSI−11ベ
ースの機器のためのQLBIIカツド直列入出力イン
ターフエースと呼ばれるカツド直列入出力インタ
ーフエースに具体化されている。このカツド直列
入出力インターフエースは４つのRS−232ポート
の任意のものに全DEC DLVII−Ｅ互換性を与
え、１つのカツド−ハイトＱバス・モジユール・
スロツトを使用する。標準的な特徴としては、
BELLタイプの103，113，202C，202および212の
モデムのための自動応答モデム支援がある。全ポ
ートは同期直列入出力ポートとなるように個々に
選択され、ボー率は50〜19200ボーの範囲内で各
ポートに対して個々にスイツチ選択することがで
きる。 それにもかかわらず、QLBIIカツド直列入出力
インターフエースは本発明のようにビツト本位プ
ロトコル（BOP）を支援することはない。さら
に、QLVIIはソフトウエアプログラムが不可能
であり、構成情報（たとえば、ボー率）は、本発
明を代表するソフトウエア選択と異なつて、手動
スイツチによつて選択されるのである。 発明の開示 本発明によれば、複数の同期通信ラインをMP
（多目的）バスに接続する同期通信用多重変換装
置を得ることができる。 基本形態では、この多重変換装置はビツト・プ
ロトコル（BOP）を扱うことができる。19200ボ
ー以下の全二重または半二重データ転送速度が本
発明によつて支援される。全処理能力は、たとえ
ば４つのポートを作動させる場合、76.8キロビツ
ト／秒の範囲にある。 本発明の別の特徴によれば、最高速度56キロビ
ツト／秒・全二重で１つのラインを作動させるよ
うに特殊な形態のフアームウエアを設けることが
できる。しかしながら、このような構成では、動
作はBOPについてのみとなる。 以下の詳細な説明で明らかとなるように、この
同期通信用多重変換装置はマイクロプロセツサベ
ース・システムであり、マイクロプロセツサに加
えて、以下のものを包含する。すなわち、MP
（多目的）バス・インターフエース、DMA回路、
ベクタ割込みロジツク、CRC世代検査ロジツク、
制御PROM、RAM、タイミング・制御ロジツ
ク、モデム制御ロジツクおよびラインインターフ
エース・ロジツクである。 この同期通信用多重変換装置がマイクロプロセ
ツサベース・システムであるという事実により、
パラメータ（たとえば、ボー速度）のソフトウエ
ア選択（手動スイツチ選択ではない）を行なえる
という効果を奏することができる。この同期通信
用多重変換装置は、ソフトウエアがホストコンピ
ユータによつて命令されるようにその変換装置へ
ダウンロードされるという点で、ソフトウエア選
択性である。 したがつて、本発明の目的は複数の同期通信ラ
インをホストコンピユータの多目的バスにつなぐ
ことのできる同期通信用多重変換装置を提供する
ことにある。 本発明の別の目的は多重プロトコル動作を行な
える同期通信用多重変換装置を提供することにあ
る。 本発明のまた別の目的は、適切なあるいはそれ
以上の全制御器処理能力（４つのポートを作動さ
せる場合76.8キロビツト／秒）を維持しながら
19200ボー以下の全二重または半二重データ転送
速度を可能とする同期通信用多重変換装置を提供
することにある。 上記およびその他の目的は、本発明の本質と共
に、以下の説明、特許請求の範囲および添付図面
を参照することによつて一層明瞭に理解できよ
う。

【図面の簡単な説明】

第１図は本発明の同期通信用多重変換装置のブ
ロツクダイアグラムである。 第２図は第１図の汎用計器バス制御器（CPIB）
のダイアグラムである。 第３図は第１図のEOI（データ・バーストの
“END OR IDENTITY”表示端）ロジツク１６
のダイアグラムである。 第４図は第１図のパリテイ・ロジツク１８のダ
イアグラムである。 第５Ａ図は第１図の直接メモリアクセス
（DMA）制御器２０のダイアグラムである。 第５Ｂ図はDMA制御器２０のデータ転送サイ
クルに関するタイミング・ダイアグラムである。 第６図は第１図の装置セレクト２２のダイアグ
ラムである。 第７図は第１図のレベル／パルス・オーダ３４
のダイアグラムである。 第８図は第１図のマイクロプロセツサ・ユニツ
ト２４の構成を示すダイアグラムである。 第９図は第１図のプログラマブル読取り専用メ
モリ（PROM）２６のダイアグラムである。 第１０図は第１図のRAM２８のダイアグラム
である。 第１１図は第１図のインタバルタイマ兼ボー・
ジエネレータ３０のダイアグラムである。 第１２図は第１図のベクタ割込みロジツク３６
のダイアグラムである。 第１３Ａ図は第１図の通信ポート０，１，２の
ダイアグラムである。 第１３Ｂ図は第１図の通信ポート３のダイアグ
ラムである。 〓発明を実施する最良の形態 以下、本発明の同期通信用多重変換装置を図面
を参照しながら一層詳しく説明する。 第１図は本発明の同期通信用多重変換装置のブ
ロツクダイアグラムである。ここでわかるよう
に、同期通信用多重変換装置は汎用計器バス
（GPIB）１４、エンド・オア・アイデンテイフ
アイ（EOI）ロジツク１６、パリテイ・ロジツク
１８、直接メモリ・アクセス（DMA）制御器２
０、装置セレクト２２、マイクロプロセツサ２
４、プログラマブル読取り専用メモリ（PROM）
２６、ランダムアクセスメモリ（RAM）２８、
インタバルタイマ／ボージエネレータ３０、モデ
ム制御・ラインインターフエース３２、レベル／
パルス・オーダ回路３４、ベクタ割込みロジツク
３６、周期冗長検査（CRC）ジエネレーシヨ
ン・検査ロジツク３８−４１、およびドライバ・
レシーバ回路４２−４５を結合する内部データ及
びアドレスバスを包含する。 先に指摘したように、第１図の同期通信用多重
変換装置１０はマイクロプロセツサベースのシス
テムである。マイクロプロセツサ２４は158命令
能力を持つＮ−チヤンネル・シリコン・ゲート中
央演算処理装置である。命令セツトには、ロー
ド、交換レジスタ、分岐条件、呼出し、復帰、回
転、シフト、演算、論理、ブロツク転送、サー
チ、入出力の各命令のような指令が含まれる。マ
イクロプロセツサ２４の他の特徴としては、17個
の内部レジスタ、いくつかの割込み・アドレス指
定モードおよび１−または５−マイクロ秒命令実
行サイクルがある。後者の基準に対する例外とし
て、ブロツク転送時間、サーチ命令時間はブロツ
クサイズに依存する。 多重変換装置１０の入出力構造は、入力、出力
命令をそれぞれ周辺装置と連結するのに使用する
孤立入出力技術を利用する。最大256個の入出力
ポートを利用できる。以下、より詳細に同期通信
用多重変換装置１０のアドレス指定について説明
する。 GIPB１４はマイクロプロセツサ２４をホスト
コンピユータの入力出力プロセツサに結合された
多目的バス（ドライバ・レシーバ回路１２に接続
してある）にインターフエース接続するのに利用
される。GPIB１４は多重変換装置１０の必要な
プロトコルを処理するが、このプロトコルは
IEEE488バス・プロトコル（当業者には周知のも
のである）に類似したものである。GPIB１４の
ケイパビリテイはデータ転送、ハンドシエーク管
理、トーカ／リスナ・アドレス指定手続き、サー
ビス要求、直列、並列両ポーリングを含む。以下
に詳しく説明するように、GPIB１４
（INTEL829GPIBトーカ／リスナ装置によつて
基本的に実現される）は16個のレジスタを持つ。
そのうちの８個のレジスタはマイクロプロセツサ
２４から入力を受けることができる。これら８個
のレジスタのうち１個はデータ転送を受けること
ができ、残り７個のレジスタはGPIB１４の構成
についての制御情報を備えることができる。
GPIB１４の入力すなわち読取りレジスタを含む
これら８個のレジスタは受け取つたデータに基づ
いてトーカ／リスナ装置の状態、バス状態、装置
状態に関する監視機能を果す。 後の一層詳しく説明するEOIロジツク１６は、
基本的には、多目的バスの一部である入力出力又
は入出力チヤンネル・バスに生じたデータ・バー
ストの終りを知らせる機能を果す。 入力出力又は入出力チヤンネルバスにはパリテ
イ・ロジツク１８も接続してあり、これは受けた
データの妥当性や入出力ポートから転送された、
あるいはそこに転送されたデータについてのパリ
テイを発生することの妥当性を検査する機能を果
す。 DMA制御器２０は、基本的に、AMD9517マ
ルチモードDMA制御器によつて実現される。こ
れはIOPチヤンネル・バス、すなわちホストコン
ピユータに関連した入力出力プロセツサチヤンネ
ルバスに関するマイクロプロセツサのむだ時間、
連結時間を減らすように作用する。DMA制御器
２０は、さらに、IOPチヤンネル・バスとRAM
２８の間でデータの転送を行なつてマイクロプロ
セツサ２４を解放し、待ち合せ送信器動作中の如
くこの転送が行なわれている間に他のタスクを果
せるようにする。 装置セレクト・ロジツク２２はマイクロプロセ
ツサ２４からの入出力アドレスをデコードする機
能を果し、アドレス指定された要素あるいは装置
（LSIチツプ）を使用可能にするチツプ・イネー
ブル信号を発生する。 プログラマブル読取り専用メモリ（PROM）
２６は普通の読取り専用メモリであり、予めプロ
グラムを組んでいてマイクロプロセツサ２４によ
つて実行するオペレーシヨナルプログラムを内蔵
する。例えば、ホストコンピユータからRAM２
８への種々な通信プロトコルに対応するマイクロ
コード命令セツトのローデイング（ダウンローデ
イング）を制御すべく実行制御プログラムの格納
のためにPROM２６の記憶スペースには4K
（4096）以下のロケーシヨンが設けてある。 RAM２８はランダムアクセスメモリであり、
これは普通のものであり、当業者には周知であ
る。RAM２８には、書込み可能な制御格納
（WCS）フアームウエア（データ転送のあるモー
ドに対応するマイクロコード命令セツト）、パラ
メータ及びデータ（通信ラインに対する外向きの
データの如き）の格納のためのダイナミツクメモ
リ・ロケーシヨンが64K（4096）設けてあり、各
記憶ロケーシヨンは長さプラスパリテイが８ビツ
トとなつている。 インタバルタイマ／ボージエネレータ３０は２
つの機能を果す。(1)マイクロプロセツサ２４にタ
イマ割込みを行ない、「リアルタイム」クロツク
となるインタバルタイマとしての機能と、(2)内部
送信刻時としてのポート送信器で使用されること
になつている４つのタイミング信号（クロツク信
号）を与えるボー率ジエネレータとしての機能と
を果す。 モデム制御・ラインインターフエース３２は、
基本的には、Signetics2652マルチプロトコル通
信回路で実現される。モデム制御・ラインインタ
ーフエース３２は送信要求（RTS）、データ端子
レデイ（DTR）、送信可（CTS）、データセツ
ト・レデイ（DSR）、データキヤリヤ検出
（DCD）の各ラインを制御し、検出する。RS−
232C，RS−449規格に合つた信号が特殊なコネ
クタを包含する別体の分配パネル（図示せず）に
中継される。 RS−232Cの支援ラインのリストを以下の第１
表に示すが、RS−232Cラインの定義も以下に示
す。 第１表ライン RS−232C指定 シヤシ接地 （AA） 信号接地 （AB） 送信データ （BA） 受信データ （BB） 送信要求 （CA） 送信可 （CB） データセツトレデイ （CC） データ端子レデイ （CD） リング・インジケータ （CE） データキヤリヤ検出 （CF） 送信器信号タイミング （DA） 送信器信号タイミング （DB） 受信器信号タイミング （DD） 支援されたRS−232Cラインは次のように定義
される。 シヤシ接地（AA）−このラインは分配パネル
シヤシのための安全接地となる。 信号接地（AB）−このラインは種々の信号の
ための基準接地となる。 送信データ（BA）−このラインは制御器から
送られてきた直列送信データを含む。 受信データ（BB）−このラインは制御器に受
け入れられる直列データを含む。 送信要求（CA）−この信号は制御器によつて発
生させられてデータを送信する準備が整つたこと
を示す。 送信可（CB）−この信号は接続装置から戻され
て送信継続可能を示す。 データセツトレデイ（CC）−この信号は接続装
置で発生して「転送準備完了」状態を示す。 データ端子レデイ（CD）−この信号は制御器に
よつて発生させられて接続装置に対するのポート
準備完了状態を示す。 リング・インジケータ（CE）−この信号は入力
呼出しがあるときに接続装置で発生する。制御器
は（接続すべき）データ端子レデイと同時に応答
することになる。 データキヤリヤ検出（CF）−この信号は接続装
置で発生し、受信データラインにあるデータが妥
当であることを示す。 送信器信号タイミング（DA）−この信号は制
御器に送られ、接続装置へクロツク信号を与え
る。このクロツク信号は送信ラインの状態を決定
するのに使用される。 送信器信号タイミング（DB）−この信号は接
続装置によつて送られ、送信ライン上のデータを
送信するように制御器によつて使用されるクロツ
クを与える。 受信器信号タイミング（DD）−この信号は接
続装置によつて送られ、制御器によつて使用され
て受信ラインの状態を決定する。 RS−499規格についての支援ラインのリストを
以下の第２表に示し、その定義も以下に示す。 第２表ライン RS−449指定 シールド 送信共通領域 （SC） 受信共通領域 （RC） 送信データ （SD） 受信データ （RD） 送信要求 （RS） 送信可 （CS） データモード （DM） 受信レデイ （RR） 端子レデイ （TR） 入力呼出し （IC） 送信タイミング （ST） 受信タイミング （RT） 端子タイミング （TT） これら支援されたRS−449ラインの定義は次の
通りである。 シールド−このラインはシヤシのための安全接
地となる。 送信共通領域（SC）−このラインは制御器から
接続装置へ送信される信号のための基準共通領域
となる。 受信共通領域（RC）−このラインは接続装置か
ら制御器の受け取つた信号のための基準共通領域
となる。 送信データ（SD）−このラインは同期通信用多
重変換装置から送られてきた直列データを含む。 受信データ（RD）−このラインは接続装置か
ら多重変換装置が受け取つた直列データを含む。 送信要求（RS）−この信号は多重変換装置で発
生し、接続装置へデータを送信する準備が完了し
たことを示す。 送信可（CS）−この信号は接続装置で発生し、
同期通信用多重変換装置からの送信継続可を示
す。 データモード（DM）−この信号は接続装置で
発生し、「データ転送準備完了」状態を示す。 受信レデイ（RR）−この信号は制御装置で発
生し、受信データライン上に妥当データが存在す
ることを示す。 端子レデイ（TR）−この信号は多重変換装置
で発生し、接続装置に対する「ポート準備完了」
状態を示す。 入力呼出し（IC）−この信号は接続装置で発生
し、入力呼出しを報知する。制御器は「端子接続
準備完了」によつて応答することになる。 送信タイミング（ST）−これは送信データライ
ンにデータを送るのに使用するようになつている
接続装置からのクロツク信号である。 受信タイミング（RT）−これは受信データラ
イン上のデータの状態を決定するのに使用する接
続装置からのクロツク信号である。 端子タイミング（TT）−これはクロツク信号
を発生するように接続装置によつて使用されるこ
とになつている、多重変換装置からのクロツクで
ある。 第１図の同期通信用多重変換装置１０は以下の
内部発生ボー率を支援することになる。これらを
対応する除数−デシマル／ヘツクス指定（これに
ついては後に一層詳しく説明する）と共に以下に
リストで示す。 第３表ボー率 除数−デシマル／ヘツクス 600 4224／1080 1200 2112／840 2400 1056／420 4800 528／210 7200 352／160 9600 264／108 19200 132／84 56000＊ 45／2D 50000＊ 51／33 40800＊ 62／3E 〓このボー率は第１図のカツド同期通信制御器
１０によつてその「unisync」状態にのみ支持さ
れる。 上述したように、第１図の同期通信用多重変換
装置１０は種々の時刻にインタバルタイマ、ボー
ジエネレータの両方として機能するインタバルタ
イマ／ボージエネレータ３０を備えている。これ
は内部カウンタを有し、これらの内部カウンタは
初期化期間中（たとえば、以下に一層詳しく説明
するモード制御指令（FFH）によつて生じる）
に対応するボー率について適切なヘツクス値でロ
ードされる。ヘツクス定数は必要な率の２倍の内
部周波数を与え、この率を２で割つて所望のボー
率を得る。 上述したように、モデム制御・ラインインター
フエース３２は、基本的には、Signetics2652マ
ルチプロトコル通信回路（MPCC）で実現され
る。これをインターフエースで使用して同期直列
データを送受信する。SLDC，HDLC，ADCCP
は支援されるBOPである。４つのMPCCがこの
同期通信用多重変換装置で１ライン当り１つずつ
設けられている。 MPCCのプログラマブルオプシヨンは次の通
りである。 (a) エラー制御−CRC，VRCまたはノーエラー
チエツク。 (b) 文字長さ−１ビツトから８ビツト（BOP）。 (c) 二次局アドレス比較（BOP）。 (d) フラグまたはマークのアドレス送信
（BOP）。 (e) BOP制御シーケンス（フラグ、アボート、
GA）の検出、発生。 (f) ゼロ挿入、削除（BOP）。 レベル／パルス・オーダ回路３４（第１図）が
同期通信用多重変換装置１０内に設けてあつて、
レベル・オーダ・イネーブル／デイスエーブル割
込み、リセツト割込みを行なう。 同期通信用多重変換装置１０はベクタ割込みロ
ジツク回路３６も備えており、これはマイクロプ
ロセツサ２４の「モード２」割込み動作を利用す
る。割込み検出時、ロジツク３６はIRQラインを
マイクロプロセツサ２４に対してセツトする。マ
イクロプロセツサ２４がその割込みを肯定したと
き、単一のアドレスバイトがデータバスに置かれ
る。このバイトはマイクロプロセツサ内でＩ−レ
ジスタ（ベクトル・ページ・アドレスを含む）と
組合わされ、割込みベクトルのアドレスを形成す
る。この技術は、最大128個の独特の割込みベク
トルを発生させる。 第１図の同期通信用多重変換装置１０は４つの
ポート３８−４１と分配パネルに接続されたドラ
イバ・レシーバ要素４２−４５も包含する。 第１図の同期通信用多重変換装置１０はその初
期化プロセスのための構成情報を必要とし、この
構成情報は２つの源から来る。特に、制御器アド
レス（ホストコンピユータによつて送られるIOP
チヤンネルバス上のもの）およびダウンライン・
ロード・ケイパビリテイは、リセツト中に、制御
器ボード（図示せず）に設置されたジヤンパーの
状態を読取ることによつて決定される。 各通信ラインに対する構成情報の他のものは入
力出力プロセツサ（IOP）を介してホストコンピ
ユータからの多目的バスでの転送を介してソフト
ウエアから多重変換装置に送られる。すなわち、
構成情報は、その同期通信用多重変換装置へダウ
ンロードされる。通信ラインの各々を構成するに
必要なパラメータの数はそのラインに対して選ば
れた同期プロトコルに依存する。プロトコル選択
はパーライン方式で行なわれるので、４組の構成
情報を多重変換装置に送ることができる。 BOP動作： このモードでは、データの整数の８ビツト・バ
イトが送受信される。各送信フレームに先行して
フラグ文字（ゼロの後に６つの１があり、その後
にゼロ、すなわち、01111110）があり、終りに２
バイト（16ビツト）CRCと閉鎖フタグがくる。
このフレームにはアドレス制御情報を含ませるこ
とができる。フラグ文字が情報フイールドに生じ
ないようにするため、５つの連続「１」ビツトが
生じたときにはいつでも、ゼロをビツト・ストリ
ームに「詰め込む」。挿入されたゼロビツトは次
に受信器によつて「剥ぎ」取られる。 次のパラメータをBOPのために選択できる。 (a) CRC−−CRC−CCITT−Ｏ／CRC−
CCITT−１、 (b) アイドル−−フラグ／マーク、 (c) 二次アドレス認識−−イエス／ノー、 (d) 二次アドレス、 (e) 構成−−半二重／全二重． 遠隔初期プログラム・ロード（IPL）：各ポー
トをジヤンパーして遠隔IPLを支援し、それによ
つて別の計算機（遠隔）がIPLシーケンスを開始
させることができる。このオプシヨンを選んだと
き、次のモードおよびパラメータが呼出される。 (a) ビツト本位プロトコル（BOP）、 (b) CRC−CCITT−１、 (c) 二次アドレス認識−−ノー、 (d) 全二重。 「システム・リセツト」および「遠隔IPL」が
次のものを含むメツセージの受領後に開始され
る。 (a) 妥当フラグ文字、 (b) 16進FEFEを含む２つの文字、 (c) 妥当CRC、 (d) 妥当フラグ文字。 第１図の同期通信用多重変換装置１０、特にそ
のマイクロプロセツサ２４のソフトウエア・プロ
グラミングは多重変換装置１０の認識する次の指
令に従つて行なわれる。すなわち、ノーオペレー
シヨン（NOP）、ライン制御、モード制御、待
機、読取り、書込み、センス、センスバイトカウ
ント、ロードWCSである。 NOP指令の実行によつて「チヤンネル終了／
装置終了」状況を復帰させる。 ライン制御指令はポート制御ラインを変更する
のに使用される。１バイト分の補充情報がこの指
令と共に転送され、このバイトの最後の３つのビ
ツトは次の６つの状態の１つを示す。すなわち、
送信要求リセツト、送信要求セツト、データ端子
レデイリセツト、データ端子レデイセツト、ピン
ポンモードリセツト、ピンポンモードセツトであ
る。ピンポンモードというのは、送信機待機動作
を意味しており、これによつて、送信されてきた
データがサブチヤンネル（ソフトウエア・ハンド
ラからの書込み指令）間で交代するように強制さ
れる。 これらのパラメータの省略時解釈状態は、デー
タ端子レデイーリセツト、送信要求−リセツト、
ピンポンモード−リセツトである。データ端子レ
デイ（DTR）はこの指令によつてセツト／リセ
ツトされるか、あるいは、自動応答が可能になつ
ている場合にはリングの受領と同時にフアームウ
エアによつて自動的にセツトされ得る。「自動応
答」というのは、入力呼出し（電話呼出し）に応
答してラインをデータの送受信のために確保する
多重変換装置の能力を意味する。 送信要求（RTS）はこの指令によつて手動で
セツト／リセツトできるし、または、半二重がセ
ツトされている場合には自動的に処理することも
できる。「半二重」モードでは、RTSは送信の開
始でセツトされ、送信終了でリセツトされる。 モード制御指令（FFH）は特定のプロトコル
に従つてポートの差動を開始させる。指令と一緒
に転送される補充バイトの数は所望のプロトコル
および特徴に従つて変わる。 ビツト・プロトコル・モードでは、バイト１
（ABCDEFFF）が利用され、ここで、Ａは同報
通信アドレス認識が可能であるかどうか（０＝デ
イスエーブルド、１＝イネーブルド）を示し、Ｂ
はビツト／バイト・プロトコル（０＝BOP、１
＝BCP）を反映し、Ｃはビツトモードの場合ゼ
ロにセツトされ、Ｄは二次アドレス認識（０＝デ
イスエーブルド、１＝イネーブルド）を示し、Ｅ
はアイドルで送られる文字を決定し（０＝アイド
ル・マーク、１＝アイドル同期）、FFFはCRC制
御を決定する（000＝CRC−CCITT−０、010＝
X.25MODE、011−111はビツト・プロトコル・
モードでは使用されない）。 同報通信、二次アドレス認識に関しては、次の
基準が当てはまる。 (a) 同報通信アドレスの認識のみセツト−−カツ
ド同期フアームウエアがFFHを二次アドレ
ス・レジスタにロードし、センスが同報通信ア
ドレスと一緒に二次アドレス・イネーブルを反
映し、二次アドレスはソフトウエアによつて供
給されない。 (b) 同報通信、二次アドレスセツト−−センスは
同報通信アドレス認識イネーブルと一緒に二次
アドレス・イネーブルを反映し、ソフトウエア
は妥当二次アドレスのうち少なくとも１つのバ
イトを与えなければならない。 (c) 二次アドレス認識のみセツト−−センスは二
次アドレス認識のイネーブルを反映し、ソフト
ウエアは妥当二次アドレスのうち少なくとも１
つのバイトを与えなければならない。 次のバイト、すなわち、バイト２
（ABCDEEEE）が内部ボー率およびラインの構
成を指定する。ここで、Ａは半／全二重（０＝
全、１＝半）を示し、Ｂはリング・イネーブル／
デイスエーブル（０＝デイスエーブル、１＝イネ
ーブル）を決定し、Ｃは自動応答のデイスエーブ
ルあるいはイネーブル（０＝デイスエーブル、１
＝イネーブル）を示し、Ｄは内部ループモードが
セツトがあるいはリセツトか（０＝リセツト、１
＝セツト）を決定し、EEEEは次の第４表に示す
ようなボー率を示す。

【表】 バイト２の次に、４桁までの付加的な二次アド
レスのバイト、すなわち、バイト３からバイト６
（AAAAAAAB）がある。ここで、ビツト
AAAAAAA1は二次アドレスの各バイトを示し、
Ｂはアドレスを拡張するかどうかを示す（０＝次
のバイトまでの拡張、１＝最後のアドレス・バイ
ト）。 ここで、リング・イネーブルが認識すべきモデ
ムからのリングに対してセツトされなければなら
ないことに注目されたい。リング・イネーブルが
リセツトされた場合には、そのラインは専用で局
所的となつたと想定され、DTRがセツトされる
ことになる。そのラインが全二重であれば、
RTSがセツトされることになる。 自動応答がリセツトされた場合には、アテンシ
ヨン／チヤンネル終了／装置終了状況がリング検
出の際に発生することになる。センスはリングを
受領したことおよびDTRがセツトされていない
ことを示すことになる。自動応答がセツトの場合
には、同じ状況が復帰させられるが、「センス」
はリング受領とDTRセツトを示すことになる。
「センス」というのは、センス情報を入力すべき
であることを多重変換装置に示す指令であり、こ
れには、検出されたエラー状態および他の任意の
状況タイプ情報を含んでいる。 待機指令（OBH）： この待機指令はCPU又はマイクロプロセツサ
メモリの多段バツフア領域を管理するように設計
したIOPチヤンネル・プログラムで使用すること
を意図している。２バイトの情報（ソフトウエ
ア・フラグ）がこの指令と一緒に多重変換装置に
転送される。この多重変換装置はこれら２つのバ
イトのゼロ・チエツクに基づいた２つのありそう
な状況応答の１つを復帰させることになる。これ
らのバイトがノンゼロであれば、「チヤンネル終
了／装置終了］状況が復帰する。多重変換装置は
ノンゼロ状態を待機と解釈する。多重変換装置が
所定の期間満了まで「チヤンネル終了／装置終
了」状況に復帰することがないということに注目
されたい。受領された２つのバイトが共にゼロの
場合、多重変換装置は状況修飾ビツト、チヤンネ
ル終了、装置終了状況に復帰する。これにより、
チヤンネルはリストの次のIOCD（入出力指令ダ
ブルワード）にスキツプする。この状況復帰には
プログラムした遅延は伴なわない。 読取り指令（02H）： この指令は受領データをメインメモリに転送さ
せる。この動作は先に発せられたモード指令に従
つて生じる。 書込み指令（01H）： この指令はデータを外向き送信させる。この動
作は先に発せられたモード指令で選択されたパラ
メータに従つて生じる。 送信器待ち動作： 高いライン処理能力を得るべく、送信器待ち合
わせと呼ぶ方法では、２つの送信器サブチヤンネ
ルで単一の物理的な送信器ラインにデータを「注
ぐ」のを可能とする。 この方法の価値は単一のサブチヤンネルを持つ
普通のシステムと比べると最も良くわかる。単一
サブチヤンネル式システムでは、その動作はホス
トコンピユータにより多重変換装置に入出力指令
（書込み）を発することによつて開始される。こ
の指令を受領したとき、多重変換装置はメインメ
モリから多重変換装置メモリ、そして送信ライン
へのデータ移動を開始する。データ移動の完了
時、多重変換装置は復帰状況と割込みによつて終
了状態を報告することになる。次に、多重変換装
置はアイドルを続け、次の入出力指令を待つ。 送信器待ちシステムでは、その動作は同様に入
出力指令（書込み）を発することによつて開始さ
れる。このシステムでは、入出力指令を別の送信
器サブチヤンネルに発することができる。動作の
完了で効率が判断される。次の入出力動作が別の
サブチヤンネルで開始されているので、データ移
動は送信ラインで直ちに継続することができ、ま
た、新しい入出力書込み指令が最初のサブチヤン
ネルに発せられ、この別のサブチヤンネル動作の
完了を待つことができる。この別の指令動作が継
続し、送信ラインの効率を非常に高いレベルにす
る。 センス指令（04H）： センス指令はありそうなエラー状態に関する情
報の他、そのライン（サブチヤンネル）に割当て
られたモード情報を引出すようにソフトウエアで
使用される。センス指令の実行は次のような６つ
の情報バイトまで復帰する。 バイト１−−チヤンネル／装置状況。この場
合、ビツトは次の意味を持つ。 ビツト０−長いブロツクエラー １−送信器アンダーラン ２−受信器オーバーラン ３−データチエツク（不使用） ４−アボート受領 ５−バスパリテイエラー ６−必要な介入（不使用） ７−指令拒絶 バイト２−−モデム状況。この場合、個々にビ
ツトに意味は次の通り。 ビツト０−送信可（CTS）状況 １−データセツトレデイ状況 ２−データキヤリヤ検出状況 ３−リング割込み ４−送信可（CTS）ドロツプ ５−データセツトレデイ（DSR）ド
ロツプ ６−データキヤリヤ検出（DCD）ド
ロツプ ７−（不使用） バイト３−−ライン制御状況。この場合、各ビ
ツトは次のことを意味する。 ビツト０−送信可（RTS）セツト １−データ端子レデイ（DTR）セツ
ト ２−ピンポンモードイネーブル ３−MM（ループモード） ４−自動応答イネーブル ５−リングイネーブル ６−IPLイネーブル ７−半二重 バイト４−−USRT（ユニヴアーサル同期受信
送信器）パラメータ。この場合、ビツトは次の意
味を持つ。 ビツト０−CRCセレクト １−CRCセレクト ２−CRCセレクト ３−アイドル制御（syncまたは
mark） ４−二次アドレスイネーブル ５−ストリツプ同期イネーブル ６−ビツト／バイトモード（０／１） ７−同報通信アドレスイネーブル バイト５−−内部ボー率。この場合、ビツトは
次のものを示すように使用される。 ビツト０−ボー率 １−ボー率 ２−ボー率 ３−ボー率 ４−７−受信器残留ビツトカウント （16進） センス転送カウント（14H）： センス転送カウント指令は最後の読取り動作の
バイトカウントをメインメモリに転送させる。こ
れは多段バツフアを処理するためのチヤンネル・
プログラミングと共に使用される。この指令が送
信器サブチヤンネルに発せられたならば、
FFFFHのバイトカウントが復帰させられる。 ロードWCS（F1H）： ロードWCS（LWCS）指令を制御器が受領した
とき、IOP及びMPバスを横切つて制御器RAM
２８にフアームウエアの転送を開始する。ロード
情報のフオーマツトは次の通り。各記録の最初の
バイトが１バイトカウントを含み、次に２バイト
アドレスを含み、その次にバイトカウントに従つ
たデータを含み、最後に検査合計バイトを含むこ
とになる。ロード情報が検査された場合、チヤン
ネル終了／装置終了（CE／DE）状況がIOPに復
帰させられ、WCSフアームウエアに制御が行な
われることになる。さもなければ、チヤンネル終
了／装置終了／ユニツト検査（CE／DE／UC）
状況が復帰させられることになる。次にソフトウ
エアはWCSロードを再発行しなければならない。
換言するならば、そのフアームウエアは、データ
転送の特定のモードに対して独特にセツトされた
マイクロコード命令、例えば、そのモードに対す
る通信プロトコルに対応し、LWCS指令が多重変
換装置によつて受け取られた後、そのフアームウ
エア又は選択ソフトウエアは、マイクロプロセツ
サによつて実行され、とりわけモデム制御及びラ
インインターフエース回路をプログラム又は構成
する。WCS指令は装置０にのみ発行され得る。 遠隔IPL： 遠隔IPLケイパビリテイは制御器ボードにジヤ
ンパーを挿入することによつてイネーブルとな
る。このジヤンパーが特定のポートにすえ付けら
れたとき、そのポートは、「パワーアツプ」また
は「インターフエースクリア」または「セレクデ
ツド制御器クリア」の発生時、次の状態で初期化
される。すなわち、ビツト本位プロトコル
（BOP）、CRC−CCITT−１、二次アドレス認識
デイスエーブル、同報通信アドレス認識デイスエ
ーブル、全二重動作、アイドルマーク、データ端
子レデイ（DR）、送信要求（RS），自動応答イネ
ーブルである。 状況応答： 多重変換装置１０は状況応答を復帰させる。多
重変換装置によつて復帰させられた各状況応答の
各ビツトの意味は次の通りである。ビツト７−使
用中、ビツト６−状況修飾ビツト、ビツト５−不
使用、ビツト４−アテンシヨン、ビツト３−チヤ
ンネル終了、ビツト２−装置終了、ビツト１−ユ
ニツト検査、ビツト０−ユニツト例外。 次の状況応答もそれの原因となる状態と共に可
能性がある。そこで使用される省略語は、CE−
チヤンネル終了、DE−装置終了、UE−ユニツト
例外、UC−ユニツト検査、ATTN−アテンシヨ
ン、SM−状況修飾ビツト、Ｂ−使用中である。 0CE（CE／DE）： 通常の終了状況またはエラー無し動作。 0DH（CE／DE／UE）： CRCエラー検出。（注意：この状況のみが読取
り動作の終了で意味を持つ。他の指令について定
義されていない。） 0EH（CE／DE／UC）： エラー状態検出。センスデータが明細を報告で
きる。（注意：この状況はCRCエラーが読取りの
際に検出された場合には復帰させられることはな
い。） 0FH（CE／DE／UC／UE）： CRCエラーが読取り指令の実行中に検出され、
別のエラー状態も検出される（センスデータで報
告される）。この状況は送信がアボートし、他の
「書込みサブチヤンネル」が送信してしまつたと
きに、「書込みサブチヤンネル」で復帰させられ
る。この状態が報告されたとき、他の送信サブチ
ヤンネルで検出されたエラー状態がアボートの原
因である。 1CH（ATTN／CE／DE）： モデム・リング受領。自動応答がセツトされて
いない場合、センスはリング真、DTR不真を示
す。自動応答がセツトされている場合には、セン
スはリング真、DTR真を示す。 4CH（SM／CE／DE）： これはスキツプIOCDをIOPによつて実行させ
る。 50H（SM／ATTN）： この装置から遠隔IPLを開始する。 8CH（Ｂ／CE／DE）： 半二重ラインのために、書込み指令が読取り進
行中に発行されるか、あるいは、書込み進行中に
読取り指令が発行される。 長いブロツク状況： 長いブロツク状況ビツトは、或るメツセージが
終了し、付加的なデータが多重変換装置１０から
入手されたときにIOPによつてセツトされる。バ
ツフアにおけるすべての付加的なデータおよび受
領中のフレームについての最終フラグまでのすべ
ての入力データは追出されることになる。センス
TCはIOPに実際に戻されたデータのみを反映す
る。 〓マイクロプログラミング ハードウエア・アドレス指定： 同期通信用多重変換装置１０の種々の構成要素
は孤立アドレス指定スキームを経てマイクロプロ
セツサ２４によつてアクセスされる。マイクロプ
ロセツサ命令セツトのうちの入力、出力命令を使
用することによつて、マイクロプロセツサ２４が
周辺集積回路のレジスタに対して書込み、読取り
を行なうことができる。以下に、同期通信用多重
変換装置１０の種々の構成要素に対して選択した
アドレスを示す。 一般的構成要素アドレス： 以下の一般的アドレスが使用されるが、特定の
レジスタが第５表に示すようにそのアドレスにお
けるＸビツトの値を選定することによつて選ばれ
ている。

【表】 同期ポートのためのレジスタアドレス： 以下の表は各ポートの特定の読取り／書込みア
ドレスを示す。ここで、最初の16進文字が先の第
５表と同様にポート番号に従つて定められている
ことに注意されたい。

【表】 DMA制御器アドレス指定： DMA制御器２０の内部レジスタ（A0−A7）
は以下のような所与のアドレスおよびフリツプフ
ロツプ（Ｆ／Ｆ）の状態に従つて読取り／書込み
動作についてアドレス指定される。

【表】 スタにおける
読取り／書込
みW8−15
第６表は部分的な表であつて、Ｆ／Ｆの両状態
（０，１）についてアドレス42H，43H，44H，
45H，46H，47Hに関して完成させなければなら
ないことは了解されたい。アドレス4xHの第２ビ
ツト（ｘ）は偶数のときＡレジスタを示し、奇数
のときＷレジスタを示す。それ以上のビツトＦ／
Ｆは０に等しいとき下位組のレジスタ（A0−A7
またはW0−W7）を示し、１にセツトされている
ときには上位レジスタ（A8−A15またはW8−
W15）を示す。さらに、アドレスの第２ビツトが
２または３に等しいときには、チヤンネル１アド
レスレジスタまたはワードカウントレジスタがア
クセスされ、第２ビツトが４または５に等しいと
きにはチヤンネル２レジスタがアクセスされ、以
下同様にアクセスが行なわれる。 第６表はさらに次のように完成しなければなら
ない。

【表】 IOPチヤンネル・バス・インターフエース・ア
ドレス指定： DMA制御器２０について上述したものと同様
のスキームがGPIB14に対して次のように定めら
れる。アドレス70H＝レジスタでのデータの読取
りまたはレジスタからのデータの書込み、71H＝
割込み状況１レジスタ読取りまたは割込みマスク
１レジスタ書込み、72H＝割込み状況２レジスタ
読取りまたは割込みマスク２レジスタ書込み、
73H＝逐次ポート状況レジスタ読取りまたは逐次
ポートモードレジスタ書込み、74H＝アドレス状
況レジスタまたはアドレスモードレジスタ書込
み、75H＝指令パススルー・レジスタ読取りまた
は補助モードレジスタ書込み、76H＝アドレス０
レジスタ読取りまたはEOSレジスタ書込み、77H
＝アドレス１レジスタ読取りまたはEOSレジス
タ書込み。これらに関して、特定の動作（読取
り／書込み）が示され、アドレスを勘案して採用
されることは了解されたい。 CRCジエネレーシヨン検査ロジツク・アドレ
ス指定： CRCジエネレーシヨン検査ロジツクについて
のアドレス指定は次の表に従つて進行する。

【表】 インタバルタイマ／ボージエネレータ・アドレ
ス指定： インタバルタイマ／ボー率ジエネレータ３０は
２つのロケーシヨン、すなわち、次のように制御
ポートとデータポートでアドレス指定される。

【表】 転送
終了または識別（EOI）制御アドレス指定： EOPロジツク回路１６は次の要領でアドレス
60Hへの書込み指令によつて制御される。

【表】 検出
制御器アドレスおよびダウンラインロード遠隔
（IPL）： 制御器アドレスは00Hと0FHの間の16進コード
として一組４つのジヤンパーから読取られる。ア
ドレスはアドレス60Hに対してポート読取りを行
なうことによつて読取られる。アドレスは得られ
たデータワードの下４桁のビツトに含まれる。上
４桁のビツトはポートがダウンラインロード（遠
隔IPL）について構成されていることを示す情報
を含む。アドレス指定は次のスキームに従つて実
施される。

【表】 バス・パリテイ・リセツト： バス・パリテイ・エラー割込みは次のようにロ
ケーシヨン60Hに書込みを行なうことによつてリ
セツトされる。すなわち、アドレス＝60H、動作
＝書込み、データ＝01H、機能＝バス・パリテイ
割込みリセツト。 モデム制御レジスタ： ４つの同期通信制御レジスタは書込専用機構で
あり、フアームウエアで各通信ラインについての
モデム仕儀信号を変えるのを可能とする。ポート
０から３までに対するレジスタは、それぞれ、ア
ドレスC0，D0，E0，F0に「ポート書込み」を行
なうことによつてアクセスされる。これらのレジ
スタのためのフオーマツトが次の表に示してあ
る。

【表】 ここで、TXEN＝送信器イネーブル、RXEN
＝受信器イネーブル、RIEN＝リングイネーブ
ル、TIEN＝送信器割込みイネーブル、MM＝保
守モード、DTR＝データ端子レデイ、RTS＝送
信要求、Ｎ／Ｕ（不使用）。 モデム状況レジスタ： ４つの制御器モデム状況レジスタは読取専用機
構であり、フアームウエアで各ポートの状況を確
認できるようにしている。これらのレジスタは
「ポート読取り」を経てポート０−３のためのア
クセスC0，D0，E0，F0にアクセスさせられる。
次のビツトが定められる。

【表】 ここで、RXACT＝受信器アクテイブ、
TXACT＝送信器アクテイブ、TSU＝送信器ア
ンダーラン、RXSTAT＝受信器状況使用可能、
RI＝リング・イン、DCD＝データ・キヤリヤ検
出、DSR＝データ・セツト・レデイ、CTS＝送
信可。 割込みレベル割当て： 次のリストは同期通信用多重変換装置１０にお
けるマイクロ−割込みレベル割当てを示す。最低
レベル（数値基準でのもの）は最高位優先を表わ
す。

【表】 サブチヤンネル割付け： 同期通信用多重変換装置には全部で16個のサブ
チヤンネルがある。ポート当り４つのサブチヤン
ネルが、２つは送信、２つは受信というように割
付けされている。ポート当り２つの送信サブチヤ
ンネルの処理能力が高くなつている。こうして、
１つのメツセージが１つのサブチヤンネルから送
られることになり、状況が記入されている間、他
のサブチヤンネルが送信を行なうことができる。
各ポートは２つの受信サブチヤンネルを有する。
１つのサブチヤンネルが情報フレームのみを処理
し、第２のサブチヤンネルがリンク保全性を維持
するに必要な監視動作を処理する。次の表は同期
通信用多重変換装置のためのサブチヤンネル割付
けを示す。

【表】 多目的（MP）バス転送： 情報転送は入出力プロセツサ（IOP）か、同期
通信用多重変換装置（SCM）のいずれかによつ
て開始させられ得る。次のセクシヨンでは、各タ
イプの転送の説明を行なう。 制御信号転送（EOMまたはDCR）： この転送はIOPによつて最終的にはホストコン
ピユータによつて開始させられる。使用する制御
信号転送は２種類ある。その１つは、メツセージ
の終了（EOM）を知らせるのに使用され、他の
転送は装置クリア（DCR）のためのものである。
メツセージ終了（EOM）制御信号転送はIOPに
よつて使用されて、アドレス指定された装置の転
送が完了したことを知らせる。装置クリア
（DCR）転送は特定の装置（多重変換装置ポー
ト）をクリアさせる。これらの制御信号は、
各々、CPIB14によつてMPU24に送られる。制御
信号は指令パススルー・レジスタにおいて使用可
能となり、これらの存在は割込み状況１レジスタ
において状況ビツトによつて示される。しかしな
がら、装置アドレスはデータとしてMPUに送ら
れる。 制御器リセツト転送（SCC）： この転送はIOPによつて開始させられる。それ
は多重変換装置そのものをリセツトすることを要
求する。SCC制御信号はCPIB14によつて解釈さ
れ、その発生が割込み状況レジスタ１において
DEC状況ビツトをセツトすることによつて
MPU24に示される。 指令転送（ESC）： このシーケンスはIOPによつて開始させられ
る。これは同期通信用多重変換装置に指令を転送
するのに使用される。ESC制御信号は指令パスス
ルー・レジスタにおいてMPU24に送られる。指
令バイト、装置アドレスの両方がデータとして送
られる。 サービス要求： この転送シーケンスは同期通信用多重変換装置
によつて開始させられる。これはIOPからのサー
ビスを要求するのに使用される。 〓MPバス・データ転送 出力転送（書込み）： IOPからMPバスを経ての同期通信用多重変換
装置１０への出力中に種々のバスサイクルが生じ
る。EOIラインは、転送された最後のデータ・バ
イトに介してIOPまたは同期通信用多重変換装置
１０のいずれかによつて駆動され、カレント・ブ
ロツク転送の終了を示す。 入力転送（読取り）： MPバスを経てSCMからIOPへのデータ転送
（内向を転送）中、EOIラインはIOPまたは同期
通信用多重変換装置１０のいずれかによつて駆動
され、カレント・ブロツク転送の終了を示す。 第１図の同期通信用多重変換装置１０の構成お
よび動作を図面を参照しながら一層詳しく以下に
説明する。 上述したように、第２図は第１図のGPIB14の
ダイアグラムである。ここでわかるように、
GPIB14は、大雑把に言つて、CPIB装置５０、
オンライン／オフライン・スイツチ５２、MPバ
ス・ドライバ５３、MPバス受信器５４を包含す
る。この配列は、第２図に示すように、多目的
（MP）バスへのインターフエースを構成する。
一層詳しく言えば、BPIB制御器１４はIOP（入出
力プロセツサ）とSCM（同期通信用多重変換装
置）の間の制御情報・データ転送を調和させる。 GPIB14についてさらに説明すれば、MPバ
ス・アクテイビテイがシステム全体（図示せず）
についてIOPによつて、従つて、ホストコンピユ
ータによつて制御される。IOPはデータラインに
情報を与え、制御情報のバス上の存在を示す或る
MPバス制御ラインをセツトすることによつて
SCM10（第１図）へ制御情報を送る。BPIB14（第
２図）は情報を受入れることによつて応答し、状
況インデイケータでMPU24（第１，８図）に割込
み、制御情報が使用可能であることを示す。 MPU24（第１，８図）は、GPIB14にMPバス
にサービス要求制御ラインをセツトするように命
令することによつてIOPからのデータを受取る準
備が完了、あるいは、IOPへデータまたは状況情
報を送る準備が完了したことを示す。IOP（図示
せず）はGPIB14でデータまたは状況の情報を転
送させることによつて応答する。 状況を転送しようとしているときは、割込み
（第１２図の割込みロジツク３６を参照）が
MPU24（第８図）によつて発生させられる。
MPU24は状況バイトを出力として提供すること
によつて応答する。 データを外向き転送しようとしているときは、
GPIB14はDMA（直接メモリ・アクセス・・第５
Ａ，５Ｂ図を参照）動作を行なう。DMA要求が
転送しようとしている各バイトについて発生させ
られる。DMA制御器２０（第１，５Ａ図）は肯
定信号を戻すことによつて応答し、GPIB14と内
部RAM（ランダムアクセスメモリ）２８（第１，
１０図）の間でデータバイトを転送する。
GPIB14はMPバス上での転送について制御ライ
ン「ハンドシエーク」を制御する。 GPIB14のオンライン・オフライン・スイツチ
５２（第２図）は、SCM１０（第１図）をイナ
クテイブ（オフライン）状態に切変えることがで
きる。第２図にも示したように、そして、上述し
たように、GPIB装置５０は全体的なGPIB制御
器１４内にあり、DMA要求、GPIB割込み制御
の信号を発生する。さらに、MPU入出力制御信
号、DMA肯定信号、MPUアドレス情報、およ
びMPUデータもGPIB装置５０によつて受領さ
れる。最後に、それぞれMPバス・ドライバ５
３、MPバス受信器５４を経てのMPデータの送
信、受信はGPIB装置５０によつて制御される。
このGPIB装置５０は、特にMPバス・ドライバ
５３およびMPバス受信器５４に与えられるMP
バス制御信号を発生する。バス・パリテイ・ビツ
トがMPバス受信器５４によつてMPバス・ドラ
イバ５３に与えられる。 第３図は第１図のEOIロジツク１６のダイアグ
ラムである。ここでわかるように、EOIロジツク
１６は、大雑把に言つて、EOIジエネレーシヨ
ン・ロジツク６０およびEOI検出ロジツク６２を
包含する。 EIO（終了または識別）はMPバスで使用されて
データ・バーストの終了を示す制御信号である。
EOIジエネレーシヨン・ロジツク６０はEOI信号
を発生してカレント・データ・バーストの完了を
示すことができる。EOI検出ロジツクはEOIの発
生を感知し、多重変換装置１０によつて発生した
ものか、IOPによつて発生したものかを識別す
る。EOIの検出時、MPU２４（第１，８図参照）
によつて割込み（第１２図の割込みロジツク３６
参照）が発生させられ、EOI割込みの発生時、
MPU２４にデータ・バーストの順序正しい終了
を行なわせる。 EOIジエネレーシヨン・ロジツク６０は、
DMA制御器２０（第５図）が動作終りに到達し
たことを示すときEOIをセツトする。EOI信号
は、MPバスにおいて認識された後にリセツトさ
れる。 EOI検出ロジツク６２はデータ転送中（第３図
のENABLE EOI PULUSE ORDER参照）に選
択的にイネーブルとなる。そのとき、これはEOI
の監視を行なわせる。EOIが感知されたとき、
MPU２４（第８図）は、別のデータ・バースト
が発生するまでEIO検出ロジツク６２を選択的に
デイスエーブルとする。この選択的なイネーブリ
ング、デイスエーブリングは、この特定の同期通
信用多重変換装置についてのデータ・バーストの
終了を知らせるようにEOI割込みのみを発生さ
せ、他の多重変換装置についての表示は無視され
る。 第４図は第１図のパリテイ・ロジツク１８のダ
イアグラムである。ここでわかるように、パリテ
イ・ロジツク１８はパリテイ・ジエネレータ／チ
エツカ７０とパリテイ・エラー割込み装置７２を
含む。 パリテイ・ロジツク１８はMPバスに対して外
向きの各データ・バイトについてのパリテイ・ビ
ツト（奇数パリテイ）を発生し、MPバスから内
向きのデータについての適切なパリテイに監視の
検査を行なう。不正なパリテイが内向きデータ上
に感知されたとき、パリテイ・エラー割込みがパ
リテイ・エラー割込み装置７２によつて発生させ
られ、MPU２４（第８図）に送信される。この
割込みでは、エラー回復手続きをMPU２４に含
ませる。パリテイ検査は、それぞれ、２つの入
力、BUS PARITY BIT2およびMP DATA
BUS2に従つてパリテイ・ジエネレータ／チエツ
カ７０によつて行なわれる。パリテイ・エラーは
チエツカ７０によつてパリテイ・エラー割込み装
置７２に与えられる出力ERRORを経て示され
る。パリテイ・ジエネレータ・チエツカ７０およ
びパリテイ・エラー割込み装置７２は普通の装置
であり、当業者にとつて周知であり、市場で容易
に入手できる。 第５Ａ図は第１図の直接メモリ・アクセス
（DMA）制御器２０のダイアグラムであり、第
５Ｂ図はDMA制御器２０のデータ転送サイクル
に関するタイミング・ダイアグラムである。 第５Ａ図でわかるように、DMA制御器２０
は、基本的に、DMA制御器ユニツト８０とアド
レス・ラツチ８２とからなる。DMA制御器８０
は、好ましい実施例では、AMD9517A装置（市
場で入手できる普通の装置）によつて実現され
る。 DMA制御器ユニツト８０はRAM２８（第１，
１０図）と入出力装置の間でのデータ転送を制御
する。２つの入出力装置がDMA転送、BPIB14
およびポート３（第１図の要素４１）を支援して
いる。DMA転送を実行する前に、MPU２４は
DMA制御器２０に転送の出発RAMアドレスお
よび転送のバイトカウントを指定しなければなら
ない。 DMA転送は、入出力装置がDMA制御器ユニ
ツト８０（第５Ａ図）に与えられるDMA要求転
送信号をセツトしたときに生じる。次に、DMA
制御器ユニツト８０がバス要求（制御器ユニツト
８０の出力BUS REQUEST参照）をMPU２４
に対してセツトする。MPU２４はMPUデータバ
スおよびMPUアドレスバスの制御を放棄し、バ
ス肯定信号をDMA制御器ユニツト８０に戻す。
次に、DMA制御器ユニツト８０はデータ転送を
行なうが、そのタイミングが第５Ｂ図に示してあ
る。 RAMアドレスを指定するのに16ビツト・アド
レスが使用される。第５Ｂ図を参照して、このア
ドレスの上８桁のビツト（ビツト８−15）は期間
S2中にDMA制御器ユニツト８０によつてデータ
バスにセツトされる。これらのビツトは、次に、
外部レジスタに格納され、MPUアドレスバスに
ゲートされる。アドレスの下８桁のビツト（ビツ
ト０−７）は期間S2−S4中MPUアドレスバスに
直接ゲートされる。 入出力装置はDMA肯定信号を復帰させること
によつて「アドレス指定」される。この技術は、
DMA肯定信号が真であるときにDMAサイクル
が許可されていることを入出力装置が認識するこ
とを必要とする。データ転送の方向に依存して、
DMA制御器ユニツト８０はRAM読取り動作と
入出力書込み動作、あるいは、RAM書込み動作
と入出力読取り動作を開始する。この動作の完了
時、DMA制御器ユニツト８０はバス要求ライン
をリセツトし、それによつて、MPU２４の実行
を継続させる。アドレス・ラツチ８２は、単に、
DMAユニツト８０への、あるいはそこからのア
ドレス（入出力MPU DATA BUS参照）をラツ
チするように作用するだけであり、ラツチを掛け
たアドレスをDMA制御器ユニツト８０にかある
いは出力MPU ADDRESS BUSとして与える。 第６図は第１図の装置セレクト２２のダイアグ
ラムである。ここでわかるように、装置セレク
ト・ユニツト２２は装置アドレス・スイツチ・ユ
ニツト９０、装置セレクト・ロジツク２９および
ポート・クロツク多重変換装置９４を包含し、実
際に装置選定、装置アドレス指定およびポート・
クロツク選定の機能を果す。 装置セレクト・ロジツク９２はMPUアドレス
バス情報（入力としてそこに与えられる）をデコ
ードし、図示のように装置セレクトラインに装置
セレクト信号を発生させる。これらの信号は、
MPU２４がINまたはOUTの命令を用いて入出
力装置をプログラムするときに使用される。 装置アドレス・スイツチ９０は、MPバスでの
データを送るか、受取るように多重変換装置１０
に知らせるときにIOPによつて使用されるアドレ
スを識別する。MPU２４は、制御器が「パワー
アツプ」されるかリセツトされたときに、装置ア
ドレス・スイツチ９０に接続されているMPUデ
ータバスを経てこれらのスイツチを読取り、
GPIB14（第１，２図）に指定されてアドレスを
ロードする。 ポート・クロツク多重変換装置９４は診断動作
中に使用されて逐次送受信クロツクを外部接続装
置と無関係の要領でポート３８−４１（第１図）
に与える。正規の動作中、外部接続装置は送受信
クロツクを与えることを期待され、ポート・クロ
ツク多重変換装置９４は不要となる。 第７図は第１図のレベル／パルス・オーダ３４
のダイアグラムである。第７図でわかるように、
レベル／パルス・オーダ３４は２つの要素、すな
わち、デコーダ１００とフリツプフロツプ１０２
である。デコーダは74LS138であり、フリツプフ
ロツプは74LS74である。 レベル／パルス・オーダ３４はMPU２４をセ
ツト、リセツトさせたり、割込み信号をイネーブ
ルにしたりすることができる。レベル・オーダが
与えられて、MPU２４に同期通信用多重変換装
置のロジツクをハードウエア・クリアさせる。 レベル・オーダ０は発光ダイオード（LED）
をオンするのに使用される。パルス・オーダ１は
パリテイ・エラー・フリツプフロツプ７２をリセ
ツトするのに使用される。パルス・オーダ２は
SCMのハードウエア・リセツトを開始させるよ
うにフリツプフロツプ１０２に与えられる。パル
ス・オーダ３は「転送完了割込み」をリセツトす
るように与えられる。レベル・オーダ４はGPIB
からのDMA要求を抑止するようにDMAロジツ
ク８０に与えられる。レベル・オーダ５はパル
ス・オーダ２で開始させられたハードウエア・リ
セツト状態を終了させるので使用される。レベ
ル・オーダ６はGPIBからのDMA要求をイネー
ブルにするようにDMAロジツク８０に与えらえ
る。レベル・オーダ７はEOI検出ロジツク６２を
イネーブルにするのに使用される。 第８図は第１図のマイクロプロセツサ・ユニツ
ト（MPU）２４の構成を示すダイアグラムであ
る。第８図でわかるように、MPU２４はマイク
ロプロセツサ・ユニツト１１０（好ましくは
Zilog z80A）と、クロツク・ユニツト１１２と
を包含する。 MPU１１０は第１図のSCM１０における主要
制御要素である。MPU装置１１０は一般的なマ
イクロプロセツサ・ユニツトであり、PROM２
６（第１，９図）またはRAM２８（第１，１０
図）に存在するプログラムがMPU１１０によつ
て実行される。これらのプログラムはBPIB14
（第１，２図）とポート３８−４１（第１，１３
Ａ図）の間でのデータの移動を制御する。MPU
１１０はRAMに記憶されていてホストコンピユ
ータによつてMPを介して供給される「ホスト」
レジデント・ソフトウエアによつて特定されたパ
ラメータ（ライン制御／モード制御）も処理す
る。 MPU１１０は４種類の指令を実行する。すな
わち、制御指令、センス指令、書込み指令、読取
り指令である。 制御指令は通信ライン・パラメータを特定する
のに発行される。これらのパラメータとしては、
ビツト本位モード、バイト本位モード、文字当り
のビツト数、同期文字、メツセージ文字終了、最
高転送カウント、ボー率、エラー検出アルゴリズ
ム、その他の作動モード特性がある。引き続い
て、読取り、書込み指令がこれらのパラメータに
従つて処理される。 センス指令は拡張状況情報を与える。拡張状況
情報としては、任意のエラーまたは例外状態、制
御指令によつて特定されたモードのカレント・セ
ツテイングがある。 書込み指令はMPU２４にポート３８−４１に
対して外向きのデータを転送することを知らせ
る。MPU２４は、最初、DMAの助けによりMP
バスからRAM２８にデータを転送することを
GPIB14に命令する。すべてのデータがRAM２
８に転送されてしまつたならば、MPU２４はポ
ート（ポート３８−４１）に対する出力動作を開
始する。ポートへの出力は２つの方法のうち１つ
の方法で進行する。すなわち、(1)「カツド」動作
モードで作動しているとき、各必要な文字に対し
て割込みがポートによつて発生させられ、MPU
２４が出力としての文字をポートに与えることに
よつて応答する。(2)「uni」モードで作動してい
るときには、MPU２４がDMA制御器２０に転
送しようとしているデータブロツクのアドレス・
バイトカウントをロードし、次にポートへのデー
タ転送を開始し、動作をDMA動作として進行さ
せる。 「ピンポン」動作モードが指定されたならば、
２つの書込み指令が同時に活性化され得る。
各々、同期通信用多重変換装置１０の異なつた論
理サブチヤンネルに対して「ホスト」ソフトウエ
アによつて発行される。ポートに転送されたデー
タは２つの論理サブチヤンネル間にある。この技
術（「送信器待ち合せ」として知られる）はメツ
セージブロツク間の時間を最短としながらメツセ
ージを送信するのを可能とする。「送信器待ち合
せ」動作の結果、通信ラインのオーバーヘツドは
最低となり、通信ライン効率は最高となる。 読取り指令はMPU２４にMPUバスに対して内
向きのデータを転送することを知らせる。メツセ
ージを先に受領しており、RAM２８に格納した
ならば、それは直ちにMPバスに転送させること
になる。もしメツセージが受領されていないなら
ば、次の内向きのメツセージが読取り指令に応答
して転送される。 MPU２４はMPUデータバスおよびMPUアド
レスバスを横切つて同期通信用多重変換装置１０
内の他の要素と連絡している。MPUアドレスバ
スは、メモリ制御またはMPU入出力制御と一緒
に、単数または複数の装置を指定し、データが
MPUデータバスに、またはそこから転送される。 同期通信用多重変換装置１０のいくつかの要素
はMPU２４に対する割込みを発生することがで
きる。この割込みに応答して、MPU２４は
PROM２６またはRAM２８内の割込みハンド
ラ・ルーチン・レジデントにプログラム実行制御
を転送する。これは入出力同地で乗じた事象にタ
イムリーに応答するようになつている。 DMA制御器２０は、DMAデータ転送を行な
うとき、MPUアドレスバス、MPUデータバス、
メモリ制御器、MPU入出力制御器を使用する
（第５Ａ，５Ｂ図参照）。これらのバスおよび制御
ラインの制御を得るべく、DMA制御器２０は
MPU２４に与えるバス要求をセツトする。バス
および制御ラインが使用可能となつた後、MPU
２４はバス肯定をDMA制御器２０に戻す。これ
はDMA制御器２０に動作の進行を知らせる。
DMAデータ転送完了時、DMA制御器２０はバ
ス要求をリセツトし、これはMPU２４にその動
作を続けることを知らせる。 第９図は第１図のプログラマブル読取り専用メ
モリ（PROM）２６のダイアグラムである。こ
こでわかるように、PROM２６は、基本的には、
個々のPROM１２０と、PROMセレクト装置１
２２とを包含する。 PROM２６は非交代マイクロコードを含む。
このマイクロコードには、パワーアツプ／リセツ
ト・ルーチン、MPバス処理ルーチン、マイクロ
コード・ロード・ルーチン、すなわち、実行ルー
チンが含まれる。 パワーアツプ／リセツト・ルーチンは同期通信
用多重変換装置１０の要素を初期化し、すなわ
ち、ソフトウエアのダウンローデイングのための
準備においてマイクロコード・ロード・シーケン
スを受取るように多重変換装置１０を状態調整す
る。 MPバス処理ルーチンはGPIB14を制御し、そ
れに応答する（第１，２図）。これらのルーチン
は、マイクロコード・ロード動作（ダウンローデ
イング）中にRAM２８（第１，１０図）にロー
ドされた作動マイクロコードに対して使用可能で
あつて、MPバス・トランザクシヨンを処理す
る。 PROMにおけるマイクロコード・ロード・ル
ーチンはホストコンピユータによつて供給される
「ホスト」レジデントソフトウエアからのマイク
ロコード・ロード指令を認識する。MPU２４
（第１，８図）はRAM２８（第１，１０図）に
新しいマイクロコードをロードし、ロード動作の
終りに新しいコードに制御を転送する。 第１０図は第１図のRAM２８のダイアグラム
である。ここでわかるように、RAM２８は、大
雑把に言つて、RAMバンク１３０、RAM制
御・タイミング・ユニツト１３２、パリテイ・ジ
エネレータ・チエツカ１３４を包含する。 マイクロコードはRAM２８からロードされ、
実行される。RAMの全部で64Kのバイトは命令
およびデータの格納に使用できる。 RAMバンク１３０すなわちメモリ要素は
RAM２８の格納セクシヨンを構成し、９個のメ
モリ要素を有する。これらのメモリ要素のうち８
個は命令、データバイトを格納し、残り１つの要
素はデータ保全を発行するのに使用されるパリテ
イ・ビツトを格納する。 RAM制御・タイミング・ロジツク１３２はメ
モリ制御ラインおよびMPUアドレスバスを
RAMバンクすなわち要素１３０の要求に合致し
たアドレス、制御ラインに変換する。PROM２
６（第１，９図）のセレクトラインはRAM制
御・タイミング・ロジツク１３２に、PROMア
クセスが進行中であることを知らせる。RAM制
御・タイミング・ロジツク１３２はPROMアク
セス中はデイスエーブルである。 パリテイ・ジエネレータ／チエツカ・ロジツク
１３４はRAM書込み中パリテイ・ビツトを発生
し、RAM読取り中奇数のパリテイについての検
査を行なう。RAM読取りで偶数のパリテイが検
出された場合、パリテイ・エラー割込みがMPU
２４に対して発生させられる。MPU２４はエラ
ー回復手続きを行なうべくこのエラー状態を応答
しなければならない。 第１１図は第１図のインタバルタイマ・ボージ
エネレータ３０のダイアグラムである。ここに示
すように、インタバルタイマ・ボージエネレータ
３０は、好ましくは、AMD9513装置を包含す
る。この装置はこの分野では周知のように５つの
タイマを包含する。各内部タイマは多数の異なつ
たモードで作動するようにプログラムを組むこと
ができる。これらのタイマは、それぞれ、１つの
内部発信器あるいはいくつかの外部源の１つから
入力を受けるようにプログラムすることができ
る。タイマをイネーブルにしたりデイスエーブル
にしたりするのにゲート入力を利用できる。各タ
イマ出力は、パルス出力、方形波あるいは複合デ
ユーテイサイクル波形となるように選択できる。 同期通信用多重変換装置１０は内部タイマとし
てこれらのタイマの１つを使用する。このタイマ
の出力は一定時間毎にMPU２４に対して割込み
（TIMER INT.）を発生する。MPU２４はこの
割込みを時間合せ機能について使用する。このタ
イマについて選定された入力はMPUクロツクと
なる。 他の４つのタイマはポート３８−４１の他のボ
ー率クロツクを発生するのに使用される。これら
のタイマの入力は、各々、ボー・クロツクに従つ
て選定され、次にタイマはポートについて選定さ
れたボー率に従つてセツトされる。これらのタイ
マの出力は方形波を発生すると言え、この方形波
はポート・インターフエース（第１３Ａ図参照）
と、ポート・クロツク・セレクト多重変換装置
（第６図参照）とで使用できる。 第１２図は第１図のベクタ割込みロジツク３６
のダイアグラムである。ここでわかるように、こ
の割込みロジツク３６は種々の割込みラツチ１４
０、割込みエンコーダ１４２およびバツフア１４
４を包含する。 割込みロジツク３６は割込みラインの状態に
（割込みラツチ１４０を介して）ラツチをかけ、
MPU２４が認識し、応答することができる形を
した最優先アクテイブ割込みをエンコードする。
割込みロジツク３６は、任意の割込みがアクテイ
ブであるときに、割込みエンコーダ１４２および
出力MPU INTERRUPTを経てMPU割込みラ
インをセツトする。 割込みラインの状態は割込みラツチ１４０によ
つてラツチをかけられ、エンコーダ１４２が割込
みの最高レベルが現在アクテイブであると認識す
る。この割込みは独特の７−ビツト番号に変換さ
れ、MPU割込みラインがセツトされる。MPU２
４がこの割込みを認識したとき、それは割込みを
肯定し、データバスからの入力として割込みレベ
ル（７−ビツト番号）を発生する。この番号は割
込みハンドラに向いたベクトルを含むメモリ・ロ
ケーシヨンを示す。MPU２４は割込みハンドラ
に制御を送り、これは割込み状態をサービスし続
ける。 第１３Ａ図は第１図の通信ポート０，１，２の
ダイアグラムであり、第１３Ｂ図は第１図の通信
ポート３のダイアグラムである。第１３Ａ図から
わかるように、各ポート３８−４０はシグネテイ
クス2652USRT（ユニヴアーサル同期送受信器）
１５０と、離散的モデム制御ロジツク１５２と、
多項式ジエネレータ・チエツカ（CRC）１５４
（好ましくは、シグネテイクス2653多項式ジエネ
レータ・チエツカである）と、ポート・ドライバ
１５６と、ポート・レシーバ１５８とからなる。 USRT１５０はデータの直並列、並直列変換
を行なう。変換モードはMPU２４によつてプロ
グラムされる。プログラムされ得るモード・パラ
メータは同報通信アドレス認識、ビツト本位ある
いはバイト本位モード、あいどる・パターン
（synchまたmark）およびエラー制御（CRC
VRC）を含む。 ポート０，１，２は毎秒当り20000ビツト以下
の速度で作動するように構成されている。データ
転送はポートが転送すべき各データ・バイトにつ
いてMPU２４に対して割込みを発生することに
よつて達成される。MPU２４割込みハンドラが
これに応答してデータ転送、メツセージ管理を行
なう。 モデム制御ロジツク１５２は次のポート・イン
ターフエース・ラインを扱う。すなわち、RING
DETECT，REQUEST TO SEND，DATA
TERMINAL READY，DATA CARRIER
DETECT，DATA SET READY，CLEAR
TO SECDである。RING DETECT信号の発生
で、割込みをMPU２４に与える。残りの信号は
通常の作業中にMPU２４によつてセツト／リセ
ツトまたは監視される。 CRC回路１５４はIBM BISYNC BCC（ブロ
ツク・チエツク・キヤラクタ）を扱うようになつ
ている。エラーの検出時、この回路１５４は
MPU２４に対して割込みを発生する。 ポート・ドライバ１５６およびポート・レシー
バ１５８は内部信号レベル（TTLコンパチブル）
をEIA RS423−コンパチブル信号に変換する。 第１３Ａ図でわかるように、ポート１，２（そ
れぞれ、参照数字１６０，１６２）はポート０
（要素１５０，１５２，１５４，１５６，１５８
からなる）と同じ要領で構成してある。また、モ
デム制御・ライン・インターフエース３２が第１
３Ａ図の各ポートのモデム制御ロジツク１５２に
相当し、第１図のドライバ、レシーバ４２−４５
が第１３Ａ図の各ポートのポート・ドライバ１５
６、ポート・レシーバ１５８に相当することは了
解されたい。 第１３Ｂ図でわかるように、ポート３（第１図
で参照数字４１）はUSRT装置１７０、モデム
制御ロジツク１７２（第１図のモデム制御・ポー
ト・ドライバ３２内に含まれる）、CRC装置１７
４、ポート・ドライバ１７６、ポート・レシーバ
１７８（第１図のドライバ・レシーバ４５内に含
まれる）を包含する。 基本的には、ポート３は次の例外を除いてポー
ト０，１，２と同じ要領で構成され、作動する。 ポート３（第１３Ｂ図）は毎秒56000ビツト以
下の速度で作動するようになつている。さらに、
毎秒20000ビツトから56000ビツトの速度で作動す
るとき、データ転送はDMA制御器２０（第１，
５図）によつて制御される。毎秒20000ビツトよ
り低い速度で作動しているときは、データ転送は
第１３Ａ図のポート０，１，２の場合と同様に割
込みロジツク３６（第１，１２図）によつて制御
されるか、あるいは、DMA制御器２９（第１，
５図）によつて制御される。 第１３Ｂ図のポート３のドライバ１７６、レシ
ーバ１７８は、EIA RS423−コンパチブル装置
か、あるいは、EIA RS422−コンパチブル装置
にいずれかとして構成される。毎秒20000ビツト
より高い速度で作動するとき、ドライバ１７６お
よびレシーバ１７８はEIA RS−422インターフ
エースとして構成しなければならない。 同期通信用多重変換装置１０の動作は次の通り
である。SCM１０がパワーオンされたとき、ま
た、SCM１０がハードウエア・リセツト信号を
受けたときにはいつでも、MPU２４はSCM１０
の構成要素を初期化する。このシーケンスを実行
するマイクロコードはPROM２６内に格納され
ている。このシーケンスの終りで、SCM１０は
データ転送動作のためのロード書込み可能制御格
納（LWCS）指令を受ける準備が完了する。
SCM１０もこのような動作を行なえるように構
成された指定ポート（第１３Ａ図のポート０−
２）から遠隔IPLシーケンスを受け入れる準備が
完了する（第６図参照）。 遠隔IPLは、独特のメツセージがSCM１０に
よつて受け取られたときに通信ラインを横切つて
始動される。IPLシーケンスは「ホスト」プロセ
ツサを「ブートストラツプ」式にロードする。 ロード書込み可能制御格納指令（LWCS）は
SCM１０を作動するマイクロコードでダウンロ
ードする。SCM１０がWCS指令を受けたとき、
それはMPバスからデータを受ける。受領された
データは次のフオーマツトとなつている。 ［BC］［ADDRESS］［…DATA…］［CS］ SCM１０はRAM２８にソフトウエアデータ情
報をロードし、RAM２８のアドレスは各データ
フレームにおいて指定される。ロードシーケンス
の最終データフレームはゼロバイトカウントと実
行始動アドレスとを含む。MPU２４がこのゼロ
バイトカウントを検出すると、実行が始動アドレ
スに送られる。LWCS指令の実行に続いて、
SCM１０はモード制御指令を受け入れる準備を
完了する。モード指令は処理されるべき通信ライ
ン、ライン・プロトコルおよび通信ライン構成の
特性を指定する。モード指令はラインを初期化し
てリンクを横切つてデータ転送を開始する。 ライン制御指令は「ホスト」ソフトウエアで通
信制御ラインをセツト、リセツトし、「ピンポン」
作動モードをセツトさせるのに使用できる。「ピ
ンポン」モードは高効率通信を行なうための特別
の送信器モードである。これはについては以下に
説明する。 SCM１０の主目的は通信リンクを横切つてデ
ータの送信、受信を行なうことにある。SCM１
０は書込み指令を受けたときにデータを送信す
る。書込み指令を受けたとき、MPU２４は
GPIB１４に割込んでRAM２８にデータを転送
させる。データを受けたとき、MPU２４はポー
ト（ポート３８−４１）に対する外向きデータ送
信を開始する。データ送信は割込み−従動動作
（第１２図参照）としてか、あるいは、DMAタ
イプの動作（第５図参照）として続けられる。動
作完了で、MPU２４はGPIB１４に割込んで状
況バイトをIOPの戻す。状況バイトは動作の終了
状態を示している。このとき、なんらかのエラー
あるいは例外状態があれば、それが報告される。 通信ラインの効率を高めるべく、SCM１０は
「送信器待ち合せ」と呼ばれる動作を行なえる。
この動作は２つの書込み動作を同時にアクテイブ
にすることができる。ライン制御指令で定められ
た「ピンポン」モードは「送信器待ち合せ」を呼
出す。「送信器待ち合せ」はSCM１０のサブチヤ
ンネルを交代させるように書込み指令が発行され
ることを要求する。このモードでの動作により、
SCM１０は外からのメツセージを先取りし、先
行の送信動作の完了後直ちに通信ラインへの送信
を開始することができる。 待ち合わせ動作と非待ち合せ動作の比較が以下
の第15表に示してある。

【表】 ［送信 １］ 通常の動作では、事象のシーケンスは次の通り
である。(1)ホスト・ソフトウエアが書込み指令を
発行する。(2)SCM１０がIOPからのデータを先
取りする。(3)SCM１０が通信ラインに送信する。
(4)動作完了で、状況がホスト・ソフトウエアに戻
される。(5)ホストが新しい書込み指令を発行す
る。 待ち合せ動作では、シーケンスは次の通りであ
る。(1)ホストがTX0に書込み指令を発行する。
(2)SCM１０がIOPからのTX0データを先取りし、
ホストが書込み指令TX1を発行する。(3)SCM１
０がTX0データを通信ラインに送信すると共に
IOPからのTX1データを先取りする。(4)TX0送
信の完了で、TX1送信が開始され、状況がTX0
に戻される。(6)新しい書込み指令がTX0に発行
される。(7)TX1送信の完了で、TX0送信が開始
され、状況がTX1に戻される。ステツプ３は、
RAMのバツフアを利用し、マイクロプロセツサ
が他のバツフアからのデータを転送するに自由と
なつている間に、DMAにデータを１つのバツフ
アへ入力させることによつて達成される。 送信器待ち合せ動作により、通常動作ではアイ
ドルであつた通信ラインをデータ送信に使えるよ
うになる。その結果、通信ラインの利用度が高ま
り、その効率が向上する。 レシーバ動作は次の通りである。メツセージが
ラインに受け取られたとき、外向きデータはポー
ト（第１，１３Ａ図のポート３８−４１の１つ）
からRAM２８に入力される。データは読取り指
令に応答してGPIB１４（第１，２図）に転送さ
れる。 メツセージが受け取られたときに読取り指令が
ペンデイングであれば、それは直ちにGPIB１４
に転送される（第１，２図）。読取り指令がペン
デイングでなければ、それはRAM２８（第１，
１０図）に格納され、最終的には受け取られる。
この特徴は通信ラインとホスト・プロセツサの間
で或るレベルのバツフア作用を与える。 好ましい形態、構成を図面を参照して説明して
きたが、発明の精神、範囲から逸脱することなく
種々の変更、修正が可能であることは了解された
い。