JPH04349656A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04349656A JPH04349656A JP12158191A JP12158191A JPH04349656A JP H04349656 A JPH04349656 A JP H04349656A JP 12158191 A JP12158191 A JP 12158191A JP 12158191 A JP12158191 A JP 12158191A JP H04349656 A JPH04349656 A JP H04349656A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- terminal
- power
- power supply
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 239000003990 capacitor Substances 0.000 claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 239000013585 weight reducing agent Substances 0.000 abstract description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract 1
- 238000009434 installation Methods 0.000 abstract 1
- 239000000919 ceramic Substances 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- 239000011889 copper foil Substances 0.000 description 4
- 239000010949 copper Substances 0.000 description 3
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000005219 brazing Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910010293 ceramic material Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】［発明の目的］
【０００２】
【産業上の利用分野】本発明は、例えば高周波用モジュ
ールや混成集積回路として形成された半導体装置に関す
る。
ールや混成集積回路として形成された半導体装置に関す
る。
【０００３】
【従来の技術】周知の通り、半導体装置の小形高集積化
には目覚ましいものがあり、これに伴い各種機器の小型
化や多機能化が従来以上のテンポで進んでいる。このよ
うな中で、例えば携帯用電話機においても、配線パター
ンが形成された１つのセラミック基板上にチップ抵抗や
チップコンデンサ等の回路素子及び半導体素子をろう付
けして送信用パワーモジュ−ル等の半導体装置を構成し
て、小型化や多機能化に対応するようにしている。一方
、このパワーモジュールには電源ラインからの雑音を防
止するためと発振対策のために、電源ラインと接地の間
にチップコンデンサが設けられている。
には目覚ましいものがあり、これに伴い各種機器の小型
化や多機能化が従来以上のテンポで進んでいる。このよ
うな中で、例えば携帯用電話機においても、配線パター
ンが形成された１つのセラミック基板上にチップ抵抗や
チップコンデンサ等の回路素子及び半導体素子をろう付
けして送信用パワーモジュ−ル等の半導体装置を構成し
て、小型化や多機能化に対応するようにしている。一方
、このパワーモジュールには電源ラインからの雑音を防
止するためと発振対策のために、電源ラインと接地の間
にチップコンデンサが設けられている。
【０００４】以下、従来技術を図５を参照して説明する
。図面は携帯用電話機の送信用パワーモジュ−ルを例示
するもので、図５は要部平面図である。図において１は
半導体素子のＧａＡｓＦＥＴで、２は回路素子の横型の
チップコンデンサであり、各素子１，２は図示しない他
のチップ抵抗等の回路素子と共にセラミック基板３上面
に配置され、セラミック基板３上に形成された銅箔の配
線パターン４にろう付けされている。また５は入力端子
、６は出力端子であり、７は電源端子８とチップコンデ
ンサ２とを備えた電源端子部である。なお電源端子８は
セラミック基板３の一辺に銅箔をパターニングして配列
された電源端子ベッド８ａ上面にろう付けされており、
セラミック基板３の下面には、例えば銅（Ｃｕ）もしく
はアルミニウム（Ａｌ）の取付フランジ９がろう付けさ
れている。
。図面は携帯用電話機の送信用パワーモジュ−ルを例示
するもので、図５は要部平面図である。図において１は
半導体素子のＧａＡｓＦＥＴで、２は回路素子の横型の
チップコンデンサであり、各素子１，２は図示しない他
のチップ抵抗等の回路素子と共にセラミック基板３上面
に配置され、セラミック基板３上に形成された銅箔の配
線パターン４にろう付けされている。また５は入力端子
、６は出力端子であり、７は電源端子８とチップコンデ
ンサ２とを備えた電源端子部である。なお電源端子８は
セラミック基板３の一辺に銅箔をパターニングして配列
された電源端子ベッド８ａ上面にろう付けされており、
セラミック基板３の下面には、例えば銅（Ｃｕ）もしく
はアルミニウム（Ａｌ）の取付フランジ９がろう付けさ
れている。
【０００５】そして電源端子部７のチップコンデンサ２
は、その両端を銅箔をパターニングして形成したコンデ
ンサ端子ベッド２ａ ，２ｂ にろう付けされており、
一方のコンデンサ端子ベッド２ａ と電源端子ベッド８
ａとはリード線１０によって接続されている。また他方
のコンデンサ端子ベッド２ｂ には内面がメタライズ化
されたスルーホール１１が形成されていて、このスルー
ホール１１によってコンデンサ端子ベッド２ｂ はセラ
ミック基板３の裏面の接地部に接続されている。
は、その両端を銅箔をパターニングして形成したコンデ
ンサ端子ベッド２ａ ，２ｂ にろう付けされており、
一方のコンデンサ端子ベッド２ａ と電源端子ベッド８
ａとはリード線１０によって接続されている。また他方
のコンデンサ端子ベッド２ｂ には内面がメタライズ化
されたスルーホール１１が形成されていて、このスルー
ホール１１によってコンデンサ端子ベッド２ｂ はセラ
ミック基板３の裏面の接地部に接続されている。
【０００６】しかしながら上記の従来技術においては、
雑音抑止及び発振防止のためのコンデンサを電源ライン
と接地との間に設けるために、セラミック基板３上にチ
ップコンデンサ２及びコンデンサ端子ベッド２ａ ，２
ｂ を設けなければならず電源端子部７の小型化を困難
なものにしている。また多機能化の要求によってより集
積化した複雑な回路構成となる場合には、これに対応す
るためにセラミック基板３へ搭載する各素子１，２等が
増し、電源端子８の数が増すようになり、同時にチップ
コンデンサ２及びコンデンサ端子ベッド２ａ ，２ｂ
の数が増して電源端子部７の専有する実装面積が増すこ
とになって、同様に多機能小型化及び軽量化を実現する
のに自ずと限度が生じてくる。
雑音抑止及び発振防止のためのコンデンサを電源ライン
と接地との間に設けるために、セラミック基板３上にチ
ップコンデンサ２及びコンデンサ端子ベッド２ａ ，２
ｂ を設けなければならず電源端子部７の小型化を困難
なものにしている。また多機能化の要求によってより集
積化した複雑な回路構成となる場合には、これに対応す
るためにセラミック基板３へ搭載する各素子１，２等が
増し、電源端子８の数が増すようになり、同時にチップ
コンデンサ２及びコンデンサ端子ベッド２ａ ，２ｂ
の数が増して電源端子部７の専有する実装面積が増すこ
とになって、同様に多機能小型化及び軽量化を実現する
のに自ずと限度が生じてくる。
【０００７】
【発明が解決しようとする課題】上記のような小型化及
び軽量化の実現が困難な状況に鑑みて本発明はなされた
もので、その目的とするところは電源端子部の各素子の
構成を変え、電源端子部の実装面積を小さくするように
して、小型化及び軽量化を実現した半導体装置を提供す
ることにある。
び軽量化の実現が困難な状況に鑑みて本発明はなされた
もので、その目的とするところは電源端子部の各素子の
構成を変え、電源端子部の実装面積を小さくするように
して、小型化及び軽量化を実現した半導体装置を提供す
ることにある。
【０００８】［発明の構成］
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
基板上に、所定の回路が形成されるよう半導体素子及び
回路素子を設けてなるものにおいて、回路の少なくとも
一つの電源端子部には、電源端子の形成部分に基板の厚
さ方向に両極板が誘電体層を挟んで形成したコンデンサ
が設けられ、かつ該コンデンサの極板の一方に電源端子
が一体化するように形成されていることを特徴とするも
のである。
基板上に、所定の回路が形成されるよう半導体素子及び
回路素子を設けてなるものにおいて、回路の少なくとも
一つの電源端子部には、電源端子の形成部分に基板の厚
さ方向に両極板が誘電体層を挟んで形成したコンデンサ
が設けられ、かつ該コンデンサの極板の一方に電源端子
が一体化するように形成されていることを特徴とするも
のである。
【００１０】
【作用】上記のように構成された半導体装置は、電源ラ
インに並列に挿入する電源端子部のコンデンサを、基板
の電源端子の形成部分に基板の厚さ方向に両極板が誘電
体層を挟むように設け、またコンデンサの極板に電源端
子を固着する構成としており、コンデンサを設けるスペ
ースと電源端子を設けるスペースを基板上で共用でき、
これによって電源端子部の実装面積を小さくでき、装置
の小型化及び軽量化を容易に実現することができる。
インに並列に挿入する電源端子部のコンデンサを、基板
の電源端子の形成部分に基板の厚さ方向に両極板が誘電
体層を挟むように設け、またコンデンサの極板に電源端
子を固着する構成としており、コンデンサを設けるスペ
ースと電源端子を設けるスペースを基板上で共用でき、
これによって電源端子部の実装面積を小さくでき、装置
の小型化及び軽量化を容易に実現することができる。
【００１１】
【実施例】以下、本発明の実施例を図面を参照して説明
する。
する。
【００１２】先ず、第１の実施例を図１乃至図３により
説明する。なお、本実施例は上記の従来例と同じく携帯
用電話機の送信用パワーモジュールについて成されたも
ので、図１は要部平面図であり、図２は図１のＡ−Ａ矢
視方向の部分断面図であり、図３は回路図である。図に
おいて１２は例えば厚さ０．６３５ｍｍのセラミック材
料等で形成された絶縁基板で、絶縁基板１２の上面には
図３に示す回路を形成するように所定の配線パターン１
３が形成されている。１４ａ ，１４ｂ は半導体素子
のＧａＡｓＦＥＴであり、ＧａＡｓＦＥＴ１４ａ，１４
ｂ は回路素子のチップ抵抗１５ａ ，…，１５ｄ 及
びチップコンデンサ１６ａ ，…，１６ｄ と共に配線
パターン１３の所定の位置にそれぞれの端子をろう付け
によって固定されている。なお、１３ａ，…，１３ｆ
は配線パターン１３が形成するマイクロストリップ線路
を示し、１７は絶縁基板１２の下面側の一部にろう付け
された、例えばＣｕやＡｌの金属材料でなる取付フラン
ジである。
説明する。なお、本実施例は上記の従来例と同じく携帯
用電話機の送信用パワーモジュールについて成されたも
ので、図１は要部平面図であり、図２は図１のＡ−Ａ矢
視方向の部分断面図であり、図３は回路図である。図に
おいて１２は例えば厚さ０．６３５ｍｍのセラミック材
料等で形成された絶縁基板で、絶縁基板１２の上面には
図３に示す回路を形成するように所定の配線パターン１
３が形成されている。１４ａ ，１４ｂ は半導体素子
のＧａＡｓＦＥＴであり、ＧａＡｓＦＥＴ１４ａ，１４
ｂ は回路素子のチップ抵抗１５ａ ，…，１５ｄ 及
びチップコンデンサ１６ａ ，…，１６ｄ と共に配線
パターン１３の所定の位置にそれぞれの端子をろう付け
によって固定されている。なお、１３ａ，…，１３ｆ
は配線パターン１３が形成するマイクロストリップ線路
を示し、１７は絶縁基板１２の下面側の一部にろう付け
された、例えばＣｕやＡｌの金属材料でなる取付フラン
ジである。
【００１３】また、絶縁基板１２の一辺に沿った部分に
は入力端子１８及び出力端子１９に挟まれるようにして
複数の電源端子部２０が設けられている。これらの電源
端子部２０はそれぞれ電源端子２１と静電容量が１００
０ｐＦ程度のコンデンサ２２を備えており、コンデンサ
２２は絶縁基板１２の厚さ方向に形成されている。すな
わちコンデンサ２２は、下部極板２３を絶縁基板１２上
に銅箔をパターニングして複数のコンデンサ２２に共通
の極板となるように形成され、この下部極板２３を図示
しない接地部に接続している。また下部極板２３の直上
には、例えば１００μｍ以下の所定の厚さで所定の面積
を有するように設けられた誘電体層２４が成層されてお
り、さらに誘電体層２４の直上には上部極板２５が形成
されて構成されていて、上部極板２５の上面には電源端
子２１がろう付けにより取り付けられ一体化されている
。そして上部極板２５の上面にはリード線２６の一端部
がろう付けされており、またリード線２６の他端部は配
線パターン１３の一部として形成された電源入力部ベー
ス２７にろう付けされている。
は入力端子１８及び出力端子１９に挟まれるようにして
複数の電源端子部２０が設けられている。これらの電源
端子部２０はそれぞれ電源端子２１と静電容量が１００
０ｐＦ程度のコンデンサ２２を備えており、コンデンサ
２２は絶縁基板１２の厚さ方向に形成されている。すな
わちコンデンサ２２は、下部極板２３を絶縁基板１２上
に銅箔をパターニングして複数のコンデンサ２２に共通
の極板となるように形成され、この下部極板２３を図示
しない接地部に接続している。また下部極板２３の直上
には、例えば１００μｍ以下の所定の厚さで所定の面積
を有するように設けられた誘電体層２４が成層されてお
り、さらに誘電体層２４の直上には上部極板２５が形成
されて構成されていて、上部極板２５の上面には電源端
子２１がろう付けにより取り付けられ一体化されている
。そして上部極板２５の上面にはリード線２６の一端部
がろう付けされており、またリード線２６の他端部は配
線パターン１３の一部として形成された電源入力部ベー
ス２７にろう付けされている。
【００１４】上記のように構成された第１の実施例によ
れば、電源端子部２０に設けられるコンデンサ２２は、
電源端子２１が形成される位置において、絶縁基板１２
の厚さ方向にその極板２３，２５の大きさと略同じ大き
さの実装面積をとるように両極板２３，２５と誘電体層
２４が積み重ねられて形成される。このため従来は電源
端子２１とは別に必要としていたコンデンサ２２の実装
用の面積が不要となり、より小さい面積部分で電源端子
部２０は構成できることになり、装置の小型軽量化が実
現できる。また同じ面積当たりではより多くの素子等が
絶縁基板１２上に実装できることになり、多機能化の要
求によって各素子等の数が増し電源端子１２の数が増し
たより複雑な回路構成に対しても、装置を集積化して容
易に対応することができる。さらに電源端子部２０は各
コンデンサ２２が接地部に接続される下部極板２３を共
通にし、その上に共通の製造過程、あるいは同一の製造
過程の中で誘電体層２４を設け上部極板２５を設けるこ
とで形成できるため、製造が容易であると共に容易に特
性を揃えることができ、さらにまたコンデンサ２２を余
分な配線を引き回さず直接電源ラインに接続できるため
、装置の性能向上を図ることができる。
れば、電源端子部２０に設けられるコンデンサ２２は、
電源端子２１が形成される位置において、絶縁基板１２
の厚さ方向にその極板２３，２５の大きさと略同じ大き
さの実装面積をとるように両極板２３，２５と誘電体層
２４が積み重ねられて形成される。このため従来は電源
端子２１とは別に必要としていたコンデンサ２２の実装
用の面積が不要となり、より小さい面積部分で電源端子
部２０は構成できることになり、装置の小型軽量化が実
現できる。また同じ面積当たりではより多くの素子等が
絶縁基板１２上に実装できることになり、多機能化の要
求によって各素子等の数が増し電源端子１２の数が増し
たより複雑な回路構成に対しても、装置を集積化して容
易に対応することができる。さらに電源端子部２０は各
コンデンサ２２が接地部に接続される下部極板２３を共
通にし、その上に共通の製造過程、あるいは同一の製造
過程の中で誘電体層２４を設け上部極板２５を設けるこ
とで形成できるため、製造が容易であると共に容易に特
性を揃えることができ、さらにまたコンデンサ２２を余
分な配線を引き回さず直接電源ラインに接続できるため
、装置の性能向上を図ることができる。
【００１５】次に、第２の実施例を図４により説明する
。なお、本実施例はＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ
Ｍｉｃｒｏｗａｖｅ ＩＣ ）パッケージについて成さ
れたもので、図４は断面図である。図において２８はＭ
ＭＩＣで、基板となる金属性のステム２９の上面に載置
されている。３０はステム２９の上面の一辺部に成層さ
れた絶縁層３１の上面に固着された入力端子で、入力端
子３０とＭＭＩＣ２８の対応する入力端子３２とはボン
ディングワイヤ３３によって接続されている。また３４
は電源端子部で、コンデンサ３５と電源端子３６を備え
ている。コンデンサ３５はステム２９の上面の他の一辺
部に下極板３７を固着して設けられている。コンデンサ
３５はステム２９の厚さ方向に下極板３７、誘電体層３
８、上極板３９と両極板３７，３９で誘電体層３８を挟
むような形態に形成されており、上極板３９の上面に電
源端子３６が固着されている。さらに電源端子３６とＭ
ＭＩＣ２８の対応する電源端子４０とはボンディングワ
イヤ４１によって接続されている。そして、ステム２９
を接地するように接続することにより電源ラインと接地
との間にコンデンサ３５が設けられる。
。なお、本実施例はＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ
Ｍｉｃｒｏｗａｖｅ ＩＣ ）パッケージについて成さ
れたもので、図４は断面図である。図において２８はＭ
ＭＩＣで、基板となる金属性のステム２９の上面に載置
されている。３０はステム２９の上面の一辺部に成層さ
れた絶縁層３１の上面に固着された入力端子で、入力端
子３０とＭＭＩＣ２８の対応する入力端子３２とはボン
ディングワイヤ３３によって接続されている。また３４
は電源端子部で、コンデンサ３５と電源端子３６を備え
ている。コンデンサ３５はステム２９の上面の他の一辺
部に下極板３７を固着して設けられている。コンデンサ
３５はステム２９の厚さ方向に下極板３７、誘電体層３
８、上極板３９と両極板３７，３９で誘電体層３８を挟
むような形態に形成されており、上極板３９の上面に電
源端子３６が固着されている。さらに電源端子３６とＭ
ＭＩＣ２８の対応する電源端子４０とはボンディングワ
イヤ４１によって接続されている。そして、ステム２９
を接地するように接続することにより電源ラインと接地
との間にコンデンサ３５が設けられる。
【００１６】上記のように構成された第２の実施例によ
れば、電源端子部３４に設けられるコンデンサ３５は、
電源端子３６が形成される位置において、ステム２９の
厚さ方向にその極板３７，３９の大きさと略同じ大きさ
の実装面積をとるように両極板３７，３９と誘電体層３
８が積み重ねられて形成される。このため電源端子３６
と接地との間に設けられるコンデンサのために別に実装
用の面積を必要としなくなり、より小さい面積で電源端
子部３４は構成できることになり、装置の小型軽量化が
実現できる。また多機能化して電源端子３６等の数が増
しても装置の大きさが小さいままで容易に集積化して対
応することができる。
れば、電源端子部３４に設けられるコンデンサ３５は、
電源端子３６が形成される位置において、ステム２９の
厚さ方向にその極板３７，３９の大きさと略同じ大きさ
の実装面積をとるように両極板３７，３９と誘電体層３
８が積み重ねられて形成される。このため電源端子３６
と接地との間に設けられるコンデンサのために別に実装
用の面積を必要としなくなり、より小さい面積で電源端
子部３４は構成できることになり、装置の小型軽量化が
実現できる。また多機能化して電源端子３６等の数が増
しても装置の大きさが小さいままで容易に集積化して対
応することができる。
【００１７】尚、本発明は上記の実施例のみに限定され
るものではなく、要旨を逸脱しない範囲内で適宜変更し
て実施し得るものである。
るものではなく、要旨を逸脱しない範囲内で適宜変更し
て実施し得るものである。
【００１８】
【発明の効果】以上の説明から明らかなように、本発明
は、電源端子部のコンデンサを電源端子の形成部分に基
板の厚さ方向に設ける構成としたことにより、電源端子
部の実装面積を小さくでき、装置の小型化及び軽量化を
容易に実現することができる。
は、電源端子部のコンデンサを電源端子の形成部分に基
板の厚さ方向に設ける構成としたことにより、電源端子
部の実装面積を小さくでき、装置の小型化及び軽量化を
容易に実現することができる。
【図１】本発明の第１の実施例を示す要部平面図である
。
。
【図２】図１のＡ−Ａ矢視方向の部分断面図である。
【図３】本発明の第１の実施例の回路図である。
【図４】本発明の第２の実施例を示す断面図である。
【図５】従来例を示す要部平面図である。
１２…絶縁基板（基板）
１４ａ ，１４ｂ …ＧａＡｓＦＥＴ（半導体素子）１
６ｃ ，２２ …コンデンサ（回路素子）２０…電源
端子部 ２１…電源端子 ２３…下極板 ２４…誘電体層 ２５…上極板
６ｃ ，２２ …コンデンサ（回路素子）２０…電源
端子部 ２１…電源端子 ２３…下極板 ２４…誘電体層 ２５…上極板
Claims (1)
- 【請求項１】 基板上に、所定の回路が形成されるよ
う半導体素子及び回路素子を設けてなるものにおいて、
前記回路の少なくとも一つの電源端子部には、電源端子
の形成部分に前記基板の厚さ方向に両極板が誘電体層を
挟んで形成したコンデンサが設けられ、かつ該コンデン
サの前記極板の一方に前記電源端子が一体化するように
形成されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12158191A JP3032038B2 (ja) | 1991-05-28 | 1991-05-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12158191A JP3032038B2 (ja) | 1991-05-28 | 1991-05-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04349656A true JPH04349656A (ja) | 1992-12-04 |
| JP3032038B2 JP3032038B2 (ja) | 2000-04-10 |
Family
ID=14814789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12158191A Expired - Fee Related JP3032038B2 (ja) | 1991-05-28 | 1991-05-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3032038B2 (ja) |
-
1991
- 1991-05-28 JP JP12158191A patent/JP3032038B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3032038B2 (ja) | 2000-04-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5717249A (en) | RF power amplifying circuit device | |
| US5446309A (en) | Semiconductor device including a first chip having an active element and a second chip having a passive element | |
| US5708296A (en) | Power-ground plane for a C4 flip-chip substrate | |
| US7884458B2 (en) | Decoupling capacitor, wafer stack package including the decoupling capacitor, and method of fabricating the wafer stack package | |
| US7795728B2 (en) | Electronic component | |
| US6949835B2 (en) | Semiconductor device | |
| JP2936855B2 (ja) | 電力用半導体装置 | |
| US20030071349A1 (en) | Electronic circuit unit suitable for miniaturization | |
| JP3515854B2 (ja) | 高周波電力増幅回路装置 | |
| JPH05167302A (ja) | 高周波電力増幅回路装置およびそれを含む高周波モジュール | |
| JP3512331B2 (ja) | 半導体装置のプラスチックパッケージ | |
| JPH06163794A (ja) | メタルコアタイプの多層リードフレーム | |
| JP4012652B2 (ja) | 半導体装置 | |
| JPH0563454A (ja) | 半導体装置 | |
| JPH11176987A (ja) | 高周波用電力増幅器 | |
| JPH05152505A (ja) | 電子回路実装基板 | |
| JPH04349656A (ja) | 半導体装置 | |
| JP2690709B2 (ja) | 半導体装置 | |
| JP2001148457A (ja) | 高周波用半導体装置 | |
| JP3792483B2 (ja) | 多層配線基板 | |
| JP4530322B2 (ja) | 高周波パワーアンプモジュール | |
| JPH0851171A (ja) | 半導体セラミックパッケージ | |
| JPH09260522A (ja) | 半導体装置 | |
| JPH04186667A (ja) | 半導体装置 | |
| JP3640463B2 (ja) | Ｍｍｉｃパッケージ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080210 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090210 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |