JPH04344572A - 配線遅延最適化方法 - Google Patents
配線遅延最適化方法Info
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- JPH04344572A JPH04344572A JP3116000A JP11600091A JPH04344572A JP H04344572 A JPH04344572 A JP H04344572A JP 3116000 A JP3116000 A JP 3116000A JP 11600091 A JP11600091 A JP 11600091A JP H04344572 A JPH04344572 A JP H04344572A
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- Pending
Links
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- 238000005457 optimization Methods 0.000 claims abstract description 10
- 238000004904 shortening Methods 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 claims 1
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Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＶＬＳＩあるいはプリ
ント基盤のレイアウト設計において、配線遅延を最適化
する方法に関するものである。
ント基盤のレイアウト設計において、配線遅延を最適化
する方法に関するものである。
【０００２】
【従来の技術】従来、配線遅延を最適化するには、遅延
が最大の配線を探索して、その配線の遅延をできる限り
小さくすることを繰り返し行う方法が採られていた。
が最大の配線を探索して、その配線の遅延をできる限り
小さくすることを繰り返し行う方法が採られていた。
【０００３】
【発明が解決しようとする課題】しかしながら、従来方
法では一度の遅延短縮で一つの配線のみを取り扱ってい
たので、ある配線の遅延の短縮を行っている過程で、全
体としてどこまで最適化できるかが不明であるので、必
要以上に遅延を減らすのに無駄な作業を行ったり、また
、同じぐらいの遅延の配線が多く存在する場合、その中
の数本の配線の遅延を減らしてもその他の配線をそれ以
上減らすことができず、その作業が無駄になるかも知れ
ないという欠点があった。
法では一度の遅延短縮で一つの配線のみを取り扱ってい
たので、ある配線の遅延の短縮を行っている過程で、全
体としてどこまで最適化できるかが不明であるので、必
要以上に遅延を減らすのに無駄な作業を行ったり、また
、同じぐらいの遅延の配線が多く存在する場合、その中
の数本の配線の遅延を減らしてもその他の配線をそれ以
上減らすことができず、その作業が無駄になるかも知れ
ないという欠点があった。
【０００４】本発明は、上述の課題に鑑みてなされ、作
業の無駄を省くことができる配線遅延最適化方法を提供
することを目的とする。
業の無駄を省くことができる配線遅延最適化方法を提供
することを目的とする。
【０００５】
【課題を解決するための手段】本発明の配線遅延最適化
方法は、各配線の配線長を求める手段と、配線遅延をど
こまで小さくできるかを推論するファジイ推論手段と、
このファジイ推論手段の出力から配線遅延の短縮を行う
手段とを備えた配線遅延最適化方法である。
方法は、各配線の配線長を求める手段と、配線遅延をど
こまで小さくできるかを推論するファジイ推論手段と、
このファジイ推論手段の出力から配線遅延の短縮を行う
手段とを備えた配線遅延最適化方法である。
【０００６】
【作用】本発明は上述の構成により、配線遅延を最適化
するのにあらかじめどこまで行えばよいかがわかるので
、作業の無駄を省くことができる。
するのにあらかじめどこまで行えばよいかがわかるので
、作業の無駄を省くことができる。
【０００７】
【実施例】以下、この発明の一実施例を図を用いて説明
する。
する。
【０００８】図１は本発明の配線遅延最適化方法のフロ
ーチャートを示す図である。図１において、１１は配線
遅延を求めるための処理、１２から１４は配線遅延をど
こまで小さくできるかを推論するファジイ推論のための
処理、１５は配線遅延を減らすための処理を示している
。
ーチャートを示す図である。図１において、１１は配線
遅延を求めるための処理、１２から１４は配線遅延をど
こまで小さくできるかを推論するファジイ推論のための
処理、１５は配線遅延を減らすための処理を示している
。
【０００９】図１に示した配線遅延最適化方法について
以下その説明を行う。まず、処理１１では、各配線の遅
延を求める。ここで、配線遅延はその配線長とその配線
が通過するトランジスタのサイズや配線容量等を用いて
計算が行われる。
以下その説明を行う。まず、処理１１では、各配線の遅
延を求める。ここで、配線遅延はその配線長とその配線
が通過するトランジスタのサイズや配線容量等を用いて
計算が行われる。
【００１０】処理１２では、各配線に遅延の大きい順に
１からｎ（配線数をｎとする）のラベルを付ける。
１からｎ（配線数をｎとする）のラベルを付ける。
【００１１】処理１３では、設計期間や技術的な制約か
ら配線を何本ぐらい最適化できるかという値を入力する
（この値をｋとする）。
ら配線を何本ぐらい最適化できるかという値を入力する
（この値をｋとする）。
【００１２】処理１４では、各配線ｉ（ｉは１からｎ）
についてのファジイ推論演算値を算出する。以下、この
処理１４の詳細を図２から図４を用いて説明する。
についてのファジイ推論演算値を算出する。以下、この
処理１４の詳細を図２から図４を用いて説明する。
【００１３】図２は処理１４のフローチャートを示す図
である。図２において、２１から２６は各処理を示して
いる。
である。図２において、２１から２６は各処理を示して
いる。
【００１４】まず、処理２１では、遅延差パラメータｄ
ｉの計算が行われる。この遅延差パラメータｄｉは（数
１）の式によって計算される。ただし、ｄｅｌａｙ（ａ
）はラベルａの配線の遅延値を表す。
ｉの計算が行われる。この遅延差パラメータｄｉは（数
１）の式によって計算される。ただし、ｄｅｌａｙ（ａ
）はラベルａの配線の遅延値を表す。
【００１５】
【数１】
【００１６】処理２２では、配線本数パラメータｃｉの
計算が行われる。この配線本数パラメータｃｉは（数２
）の式によって計算される。
計算が行われる。この配線本数パラメータｃｉは（数２
）の式によって計算される。
【００１７】
【数２】
【００１８】処理２３では、図３を用いてパラメータｄ
ｉおよびｃｉの定義域Ｕへの変換を行う。図３は定義域
Ｕに関する各ファジイラベルのメンバーシップ値を与え
る図である。同図において示されているように定義域Ｕ
は−７から＋７まで範囲を１５の領域に分割される。こ
の定義域Ｕの各領域はパラメータｄｉの値の最小遅延値
ｄｍｉｎから最大遅延値ｄｍａｘまで、および、パラメ
ータｃｉの値の（数３）の式によって計算される最大本
数差ｃｍａｘから最小本数差０に相当する。
ｉおよびｃｉの定義域Ｕへの変換を行う。図３は定義域
Ｕに関する各ファジイラベルのメンバーシップ値を与え
る図である。同図において示されているように定義域Ｕ
は−７から＋７まで範囲を１５の領域に分割される。こ
の定義域Ｕの各領域はパラメータｄｉの値の最小遅延値
ｄｍｉｎから最大遅延値ｄｍａｘまで、および、パラメ
ータｃｉの値の（数３）の式によって計算される最大本
数差ｃｍａｘから最小本数差０に相当する。
【００１９】
【数３】
【００２０】処理２４では、図３を用いて各パラメータ
ｄｉ、ｃｉのファジイラベルおよびそのファジイラベル
でのメンバーシップ値を検出する。
ｄｉ、ｃｉのファジイラベルおよびそのファジイラベル
でのメンバーシップ値を検出する。
【００２１】処理２５では、図４に示されるルールテー
ブルを用いて各パラメータの各ファジイラベルからの推
論の結果となるファジイラベルの検出が行われる。
ブルを用いて各パラメータの各ファジイラベルからの推
論の結果となるファジイラベルの検出が行われる。
【００２２】処理２６では、ファジイ集合演算が行われ
る。これは、該当するファジイラベルとメンバーシップ
値を示す波形同士を比較して最小値をもって処理２５で
検出されたファジイラベルの波形を切断し、おのおの最
大値を選択するように結果の合成を行ない、その重心を
求め演算推論値とする作業を意味する。
る。これは、該当するファジイラベルとメンバーシップ
値を示す波形同士を比較して最小値をもって処理２５で
検出されたファジイラベルの波形を切断し、おのおの最
大値を選択するように結果の合成を行ない、その重心を
求め演算推論値とする作業を意味する。
【００２３】以上で処理１４の説明を終える。処理１５
では、処理１４で得られた各配線の中でラベルが１の配
線からファジイ推論値が最大の配線までの遅延を減らす
。
では、処理１４で得られた各配線の中でラベルが１の配
線からファジイ推論値が最大の配線までの遅延を減らす
。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
配線遅延を最適化するのにあらかじめどこまで行えばよ
いかがわかるので、作業の無駄を省くことができ、その
効果は顕著である。
配線遅延を最適化するのにあらかじめどこまで行えばよ
いかがわかるので、作業の無駄を省くことができ、その
効果は顕著である。
【図１】本発明における配線遅延最適化方法の一実施例
のフローチャート図である。
のフローチャート図である。
【図２】本発明の特徴である図１の処理１４のフローチ
ャート図である。
ャート図である。
【図３】ファジイ推論を行うためのメンバーシップ関数
を示す図である。
を示す図である。
【図４】ファジイ推論を行うためのルールテーブルを示
す図である。
す図である。
１１〜１５ 処理
２１〜２６ 処理
Claims (1)
- 【請求項１】 半導体集積回路の配線遅延を最小化す
る配線遅延最適化方法において、各配線の配線長を求め
る手段と、配線遅延をどこまで小さくできるかを推論す
るファジイ推論手段と、このファジイ推論手段の出力か
ら配線遅延の短縮を行う手段とを備えた配線遅延最適化
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3116000A JPH04344572A (ja) | 1991-05-21 | 1991-05-21 | 配線遅延最適化方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3116000A JPH04344572A (ja) | 1991-05-21 | 1991-05-21 | 配線遅延最適化方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04344572A true JPH04344572A (ja) | 1992-12-01 |
Family
ID=14676365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3116000A Pending JPH04344572A (ja) | 1991-05-21 | 1991-05-21 | 配線遅延最適化方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04344572A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000060660A1 (fr) * | 1999-04-01 | 2000-10-12 | Hitachi, Ltd. | Procede de conception d'un dispositif a semi-conducteur et support d'enregistrement exploitable sur ordinateur |
-
1991
- 1991-05-21 JP JP3116000A patent/JPH04344572A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000060660A1 (fr) * | 1999-04-01 | 2000-10-12 | Hitachi, Ltd. | Procede de conception d'un dispositif a semi-conducteur et support d'enregistrement exploitable sur ordinateur |
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