JP2000114381A - 半導体チップのレイアウト方法および装置 - Google Patents
半導体チップのレイアウト方法および装置Info
- Publication number
- JP2000114381A JP2000114381A JP10281247A JP28124798A JP2000114381A JP 2000114381 A JP2000114381 A JP 2000114381A JP 10281247 A JP10281247 A JP 10281247A JP 28124798 A JP28124798 A JP 28124798A JP 2000114381 A JP2000114381 A JP 2000114381A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- power supply
- circuit block
- semiconductor chip
- ground
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 電源配線とグランド配線の無駄を解消して半
導体チップの小型化および低コスト化を可能とする。 【解決手段】 回路ブロック配置手段６は、記憶手段４
が記憶している消費電力の値にもとづいて消費電力の大
きい回路ブロックを特定し、特定した回路ブロックを幹
線の電源配線およびグランド配線に近い位置に配置す
る。さらに、配線幅最適化手段８は、幹線の電源配線お
よびグランド配線と、前記特定した回路ブロックとを接
続する電源配線およびグランド配線の線幅を、記憶手段
４が記憶している消費電力の値にもとづいて最適化す
る。したがって、消費電力が大きな回路ブロックに対し
て補助の配線を別に追加したりする必要がなく、また、
消費電力が小さい回路ブロックにも標準の線幅の配線を
用いるといった無駄を解消できる。
導体チップの小型化および低コスト化を可能とする。 【解決手段】 回路ブロック配置手段６は、記憶手段４
が記憶している消費電力の値にもとづいて消費電力の大
きい回路ブロックを特定し、特定した回路ブロックを幹
線の電源配線およびグランド配線に近い位置に配置す
る。さらに、配線幅最適化手段８は、幹線の電源配線お
よびグランド配線と、前記特定した回路ブロックとを接
続する電源配線およびグランド配線の線幅を、記憶手段
４が記憶している消費電力の値にもとづいて最適化す
る。したがって、消費電力が大きな回路ブロックに対し
て補助の配線を別に追加したりする必要がなく、また、
消費電力が小さい回路ブロックにも標準の線幅の配線を
用いるといった無駄を解消できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップ上の
回路ブロックおよび回路ブロックに係わる電源配線とグ
ランド配線の位置を決定する半導体チップのレイアウト
方法および半導体チップのレイアウト装置に関するもの
である。
回路ブロックおよび回路ブロックに係わる電源配線とグ
ランド配線の位置を決定する半導体チップのレイアウト
方法および半導体チップのレイアウト装置に関するもの
である。
【０００２】
【従来の技術】半導体装置の開発においては、半導体装
置に要求される機能に応じて各種の回路ブロックを半導
体チップ上にどのように配置するかを決定し、各回路ブ
ロックに電源を供給すべく電源配線とグランド配線の敷
設位置を決定する作業が必要である。このような半導体
チップのレイアウトを決める作業は通常、自動配置配線
プログラムにより行われている。
置に要求される機能に応じて各種の回路ブロックを半導
体チップ上にどのように配置するかを決定し、各回路ブ
ロックに電源を供給すべく電源配線とグランド配線の敷
設位置を決定する作業が必要である。このような半導体
チップのレイアウトを決める作業は通常、自動配置配線
プログラムにより行われている。
【０００３】ところで、従来の自動配置配線プログラム
では、各回路ブロックへの電源配線とグランド配線は、
その線幅があらかじめ決められた標準の線幅に固定され
ていた。そのため、消費電力が特に大きな回路ブロック
では、電圧降下やエレクトロマイグレーションが起きな
いよう強化するために補助の配線を別に追加する必要が
あり、電源配線とグランド配線の専有面積は全体とし必
要以上に大きくなっていた。一方、消費電力が小さい回
路ブロックでは、標準の線幅より細いものでも充分であ
るにもかかわらず、標準の線幅に設定されて、必要以上
に太い配線が行われる結果となっていた。したがって、
従来の自動配置配線プログラムでは、電源配線とグラン
ド配線の占有面積が拡大して半導体チップの面積が無駄
に大きくなるため、半導体装置の小型化や低コスト化に
不利であった。
では、各回路ブロックへの電源配線とグランド配線は、
その線幅があらかじめ決められた標準の線幅に固定され
ていた。そのため、消費電力が特に大きな回路ブロック
では、電圧降下やエレクトロマイグレーションが起きな
いよう強化するために補助の配線を別に追加する必要が
あり、電源配線とグランド配線の専有面積は全体とし必
要以上に大きくなっていた。一方、消費電力が小さい回
路ブロックでは、標準の線幅より細いものでも充分であ
るにもかかわらず、標準の線幅に設定されて、必要以上
に太い配線が行われる結果となっていた。したがって、
従来の自動配置配線プログラムでは、電源配線とグラン
ド配線の占有面積が拡大して半導体チップの面積が無駄
に大きくなるため、半導体装置の小型化や低コスト化に
不利であった。
【０００４】
【発明が解決しようとする課題】本発明はこのような問
題を解決するためになされたもので、その目的は、電源
配線とグランド配線の無駄を解消して半導体チップの小
型化および低コスト化を可能とする半導体チップのレイ
アウト方法および半導体チップのレイアウト装置を提供
することにある。
題を解決するためになされたもので、その目的は、電源
配線とグランド配線の無駄を解消して半導体チップの小
型化および低コスト化を可能とする半導体チップのレイ
アウト方法および半導体チップのレイアウト装置を提供
することにある。
【０００５】
【課題を解決するための手段】本発明は、上記目的を達
成するため、半導体チップ上の回路ブロックおよび前記
回路ブロックに係わる電源配線とグランド配線の位置を
決定すると共に、前記電源配線と前記グランド配線の線
幅を決定して前記回路ブロック、前記電源配線、ならび
に前記グランド配線の、前記半導体チップ上での位置、
および前記電源配線と前記グランド配線の線幅を表すデ
ータを生成する半導体チップのレイアウト方法であっ
て、あらかじめ各回路ブロックの消費電力の値を記憶さ
せた記憶手段から前記消費電力の値を読み出し、その値
にもとづいて消費電力の大きい回路ブロックを特定し、
特定した回路ブロックを幹線の電源配線およびグランド
配線に近い位置に配置する回路ブロック配置ステップ
と、前記幹線の電源配線およびグランド配線と、前記特
定した回路ブロックとを接続する電源配線およびグラン
ド配線の線幅を、前記記憶手段から読み出した前記消費
電力の値にもとづいて最適化する配線幅最適化ステップ
とを備えたことを特徴とする。
成するため、半導体チップ上の回路ブロックおよび前記
回路ブロックに係わる電源配線とグランド配線の位置を
決定すると共に、前記電源配線と前記グランド配線の線
幅を決定して前記回路ブロック、前記電源配線、ならび
に前記グランド配線の、前記半導体チップ上での位置、
および前記電源配線と前記グランド配線の線幅を表すデ
ータを生成する半導体チップのレイアウト方法であっ
て、あらかじめ各回路ブロックの消費電力の値を記憶さ
せた記憶手段から前記消費電力の値を読み出し、その値
にもとづいて消費電力の大きい回路ブロックを特定し、
特定した回路ブロックを幹線の電源配線およびグランド
配線に近い位置に配置する回路ブロック配置ステップ
と、前記幹線の電源配線およびグランド配線と、前記特
定した回路ブロックとを接続する電源配線およびグラン
ド配線の線幅を、前記記憶手段から読み出した前記消費
電力の値にもとづいて最適化する配線幅最適化ステップ
とを備えたことを特徴とする。
【０００６】また、本発明は、半導体チップ上の回路ブ
ロックおよび前記回路ブロックに係わる電源配線とグラ
ンド配線の位置を決定すると共に、前記電源配線と前記
グランド配線の線幅を決定して前記回路ブロック、前記
電源配線、ならびに前記グランド配線の、前記半導体チ
ップ上での位置、および前記電源配線と前記グランド配
線の線幅を表すデータを生成する半導体チップのレイア
ウト装置であって、各回路ブロックの消費電力の値を記
憶した記憶手段と、前記記憶手段が記憶している前記消
費電力の値にもとづいて消費電力の大きい回路ブロック
を特定し、特定した回路ブロックを幹線の電源配線およ
びグランド配線に近い位置に配置する回路ブロック配置
手段と、前記幹線の電源配線およびグランド配線と、前
記特定した回路ブロックとを接続する電源配線およびグ
ランド配線の線幅を、前記記憶手段が記憶している前記
消費電力の値にもとづいて最適化する配線幅最適化手段
とを備えたことを特徴とする。
ロックおよび前記回路ブロックに係わる電源配線とグラ
ンド配線の位置を決定すると共に、前記電源配線と前記
グランド配線の線幅を決定して前記回路ブロック、前記
電源配線、ならびに前記グランド配線の、前記半導体チ
ップ上での位置、および前記電源配線と前記グランド配
線の線幅を表すデータを生成する半導体チップのレイア
ウト装置であって、各回路ブロックの消費電力の値を記
憶した記憶手段と、前記記憶手段が記憶している前記消
費電力の値にもとづいて消費電力の大きい回路ブロック
を特定し、特定した回路ブロックを幹線の電源配線およ
びグランド配線に近い位置に配置する回路ブロック配置
手段と、前記幹線の電源配線およびグランド配線と、前
記特定した回路ブロックとを接続する電源配線およびグ
ランド配線の線幅を、前記記憶手段が記憶している前記
消費電力の値にもとづいて最適化する配線幅最適化手段
とを備えたことを特徴とする。
【０００７】本発明では、記憶手段が記憶している消費
電力の値にもとづいて消費電力の大きい回路ブロックを
特定し、特定した回路ブロックを幹線の電源配線および
グランド配線に近い位置に配置する。さらに、幹線の電
源配線およびグランド配線と、前記特定した回路ブロッ
クとを接続する電源配線およびグランド配線の線幅を、
記憶手段が記憶している消費電力の値にもとづいて最適
化する。したがって、消費電力が大きな回路ブロックに
対して補助の配線を別に追加したりする必要がなく、ま
た、消費電力が小さい回路ブロックにも標準の線幅の配
線を用いるといった無駄を解消できる。その結果、半導
体チップの面積が必要以上に大きくなることを回避で
き、半導体装置の小型化や低コスト化に有利となる。
電力の値にもとづいて消費電力の大きい回路ブロックを
特定し、特定した回路ブロックを幹線の電源配線および
グランド配線に近い位置に配置する。さらに、幹線の電
源配線およびグランド配線と、前記特定した回路ブロッ
クとを接続する電源配線およびグランド配線の線幅を、
記憶手段が記憶している消費電力の値にもとづいて最適
化する。したがって、消費電力が大きな回路ブロックに
対して補助の配線を別に追加したりする必要がなく、ま
た、消費電力が小さい回路ブロックにも標準の線幅の配
線を用いるといった無駄を解消できる。その結果、半導
体チップの面積が必要以上に大きくなることを回避で
き、半導体装置の小型化や低コスト化に有利となる。
【０００８】
【発明の実施の形態】次に本発明の実施の形態例につい
て図面を参照して説明する。図１は本発明による半導体
チップのレイアウト装置の一例を示すブロック図、図２
は、図１の半導体チップのレイアウト装置の各機能を実
現するコンピュータを示す構成図、図３は図１の半導体
チップのレイアウト装置の動作を示すフローチャートで
ある。以下では、これらの図面を参照して本発明による
半導体チップのレイアウト装置の一例について説明する
と同時に、本発明による半導体チップのレイアウト方法
の実施の形態例について説明する。
て図面を参照して説明する。図１は本発明による半導体
チップのレイアウト装置の一例を示すブロック図、図２
は、図１の半導体チップのレイアウト装置の各機能を実
現するコンピュータを示す構成図、図３は図１の半導体
チップのレイアウト装置の動作を示すフローチャートで
ある。以下では、これらの図面を参照して本発明による
半導体チップのレイアウト装置の一例について説明する
と同時に、本発明による半導体チップのレイアウト方法
の実施の形態例について説明する。
【０００９】本実施の形態例の半導体チップのレイアウ
ト装置は、半導体チップ上の回路ブロックおよび回路ブ
ロックに係わる電源配線とグランド配線の位置を決定す
ると共に、電源配線とグランド配線の線幅を決定して回
路ブロック、電源配線、ならびにグランド配線の、半導
体チップ上での位置、および電源配線とグランド配線の
線幅を表すデータを生成するものであり、図１に示した
ように、記憶手段４、回路ブロック配置手段６、ならび
に配線幅最適化手段８を含んで構成されている。
ト装置は、半導体チップ上の回路ブロックおよび回路ブ
ロックに係わる電源配線とグランド配線の位置を決定す
ると共に、電源配線とグランド配線の線幅を決定して回
路ブロック、電源配線、ならびにグランド配線の、半導
体チップ上での位置、および電源配線とグランド配線の
線幅を表すデータを生成するものであり、図１に示した
ように、記憶手段４、回路ブロック配置手段６、ならび
に配線幅最適化手段８を含んで構成されている。
【００１０】なお、半導体チップのレイアウト装置２は
具体的には所定のプログラムデータをロードしたコンピ
ュータにより実現されている。このコンピュータは、図
２に示したように、ＣＰＵ１０、メモリ１２、ハードデ
ィスクなどの外部記憶装置１４、ＣＲＴモニタなどの出
力装置１６、キーボードなどの入力装置１８を含んで構
成されている。上記所定のプログラムデータは外部記憶
装置１４に格納されており、このプログラムデータをメ
モリ１２に読み込み、メモリ１２に読み込んだプログラ
ムデータにしたがってＣＰＵ１０を動作させることで、
半導体チップのレイアウト装置２の各機能が実現され
る。また、上記記憶手段４は外部記憶装置１４によって
構成されている。
具体的には所定のプログラムデータをロードしたコンピ
ュータにより実現されている。このコンピュータは、図
２に示したように、ＣＰＵ１０、メモリ１２、ハードデ
ィスクなどの外部記憶装置１４、ＣＲＴモニタなどの出
力装置１６、キーボードなどの入力装置１８を含んで構
成されている。上記所定のプログラムデータは外部記憶
装置１４に格納されており、このプログラムデータをメ
モリ１２に読み込み、メモリ１２に読み込んだプログラ
ムデータにしたがってＣＰＵ１０を動作させることで、
半導体チップのレイアウト装置２の各機能が実現され
る。また、上記記憶手段４は外部記憶装置１４によって
構成されている。
【００１１】記憶手段４には、図１に示したように、各
回路ブロックの消費電力の値を表す消費電力データ２０
と共に、回路データ２２、ライブラリデータ２４、制約
条件データ２６が記憶されている。回路ブロック配置手
段６は、記憶手段４が記憶している消費電力データ２０
にもとづいて消費電力の大きい回路ブロックを特定し、
特定した回路ブロックを幹線の電源配線およびグランド
配線に近い位置に配置する。そして、配線幅最適化手段
８は、幹線の電源配線およびグランド配線と、特定した
回路ブロックとを接続する電源配線およびグランド配線
の線幅を、記憶手段４が記憶している消費電力の値にも
とづいて最適化する。
回路ブロックの消費電力の値を表す消費電力データ２０
と共に、回路データ２２、ライブラリデータ２４、制約
条件データ２６が記憶されている。回路ブロック配置手
段６は、記憶手段４が記憶している消費電力データ２０
にもとづいて消費電力の大きい回路ブロックを特定し、
特定した回路ブロックを幹線の電源配線およびグランド
配線に近い位置に配置する。そして、配線幅最適化手段
８は、幹線の電源配線およびグランド配線と、特定した
回路ブロックとを接続する電源配線およびグランド配線
の線幅を、記憶手段４が記憶している消費電力の値にも
とづいて最適化する。
【００１２】次に、このように構成された半導体チップ
のレイアウト装置２の動作について図３に示したフロー
チャートをも参照しつつ説明する。回路ブロック配置手
段６はまず、回路データ２２、ライブラリデータ２４、
制約条件データ２６、各回路ブロックの消費電力データ
２０をメモリ１２に読み込む（ステップＳ１）。
のレイアウト装置２の動作について図３に示したフロー
チャートをも参照しつつ説明する。回路ブロック配置手
段６はまず、回路データ２２、ライブラリデータ２４、
制約条件データ２６、各回路ブロックの消費電力データ
２０をメモリ１２に読み込む（ステップＳ１）。
【００１３】なお、回路データ２２は半導体チップ上に
形成すべき回路に関する情報を含み、本実施の形態例で
は第１ないし第４回路ブロックを半導体チップ上に配置
するものとすると、回路データ２２には第１ないし第４
回路ブロックを識別するデータと共に、これらの回路ブ
ロックに係わる配線情報が含まれている。ライブラリデ
ータ２４には標準の線幅など、レイアウトを行う場合の
基本データが含まれている。また、制約条件データ２６
には、例えば第１回路ブロックと第２回路ブロックとは
かならず隣接して配置するといった制約条件に関する情
報が含まれている。
形成すべき回路に関する情報を含み、本実施の形態例で
は第１ないし第４回路ブロックを半導体チップ上に配置
するものとすると、回路データ２２には第１ないし第４
回路ブロックを識別するデータと共に、これらの回路ブ
ロックに係わる配線情報が含まれている。ライブラリデ
ータ２４には標準の線幅など、レイアウトを行う場合の
基本データが含まれている。また、制約条件データ２６
には、例えば第１回路ブロックと第２回路ブロックとは
かならず隣接して配置するといった制約条件に関する情
報が含まれている。
【００１４】回路ブロック配置手段６は、これらのデー
タをメモリに読み込んだ後、消費電力データ２０にもと
づいて消費電力の大きい回路ブロックを特定し、特定し
た回路ブロックを幹線の電源配線およびグランド配線に
近い位置に配置する。図４は、本実施の形態例で回路ブ
ロックを配置する半導体チップを示す要部平面図であ
る。図４に示したように、本実施の形態例では、幹線の
電源配線２８（電源配線パターン）およびグランド配線
３０（グランド配線パターン）は半導体チップ３２の外
周部に沿って延設されている。
タをメモリに読み込んだ後、消費電力データ２０にもと
づいて消費電力の大きい回路ブロックを特定し、特定し
た回路ブロックを幹線の電源配線およびグランド配線に
近い位置に配置する。図４は、本実施の形態例で回路ブ
ロックを配置する半導体チップを示す要部平面図であ
る。図４に示したように、本実施の形態例では、幹線の
電源配線２８（電源配線パターン）およびグランド配線
３０（グランド配線パターン）は半導体チップ３２の外
周部に沿って延設されている。
【００１５】そして、消費電力の大きい回路ブロックが
第４回路ブロックであったとすると、回路ブロック配置
手段６は、図４に示したように、この第４回路ブロック
３４を電源配線２８およびグランド配線３０に近接して
配置する。回路ブロック配置手段６はさらに、上記制約
条件を満たすように、また上記回路データ２２およびラ
イブラリデータ２４を適宜参照して、例えば図４に示し
たように、第１ないし第３回路ブロック３６、３８、４
０をこの順番で隣接させて、第４回路ブロック３４に隣
接する、電源配線２８およびグランド配線３０と反対側
の箇所に、本実施の形態例では一列に配置する（ステッ
プＳ２）。
第４回路ブロックであったとすると、回路ブロック配置
手段６は、図４に示したように、この第４回路ブロック
３４を電源配線２８およびグランド配線３０に近接して
配置する。回路ブロック配置手段６はさらに、上記制約
条件を満たすように、また上記回路データ２２およびラ
イブラリデータ２４を適宜参照して、例えば図４に示し
たように、第１ないし第３回路ブロック３６、３８、４
０をこの順番で隣接させて、第４回路ブロック３４に隣
接する、電源配線２８およびグランド配線３０と反対側
の箇所に、本実施の形態例では一列に配置する（ステッ
プＳ２）。
【００１６】次に、配線幅最適化手段８は、まず、第１
ないし第４回路ブロック３６、３８、４０、３４に対し
て電源配線とグランド配線、ならびに信号配線の仮配線
を行（ステップＳ３）、その後、上記消費電力データ２
０にもとづいて第１ないし第４回路ブロック３６、３
８、４０、３４に対する電源配線およびグランド配線の
最適な線幅を算出し、線幅を最適化して再配線を行う
（ステップＳ４）。本実施の形態例では、図４に示した
ように、消費電力の大きい第４回路ブロック３４がグラ
ンド配線３０にもっとも近接して配置されているので、
配線幅最適化手段８による電源配線とグランド配線の最
適化の結果、電源配線２８とグランド配線３０から第１
ないし第４回路ブロック３６、３８、４０、３４に至る
電源配線とグランド配線は、第４回路ブロック３４まで
の電源配線４２およびグランド配線４４と、その先の電
源配線４６およびグランド配線４８とに分かれ、そし
て、電源配線４２およびグランド配線４４は太い配線と
なり、一方、電源配線４６およびグランド配線４８は細
い配線となっている。
ないし第４回路ブロック３６、３８、４０、３４に対し
て電源配線とグランド配線、ならびに信号配線の仮配線
を行（ステップＳ３）、その後、上記消費電力データ２
０にもとづいて第１ないし第４回路ブロック３６、３
８、４０、３４に対する電源配線およびグランド配線の
最適な線幅を算出し、線幅を最適化して再配線を行う
（ステップＳ４）。本実施の形態例では、図４に示した
ように、消費電力の大きい第４回路ブロック３４がグラ
ンド配線３０にもっとも近接して配置されているので、
配線幅最適化手段８による電源配線とグランド配線の最
適化の結果、電源配線２８とグランド配線３０から第１
ないし第４回路ブロック３６、３８、４０、３４に至る
電源配線とグランド配線は、第４回路ブロック３４まで
の電源配線４２およびグランド配線４４と、その先の電
源配線４６およびグランド配線４８とに分かれ、そし
て、電源配線４２およびグランド配線４４は太い配線と
なり、一方、電源配線４６およびグランド配線４８は細
い配線となっている。
【００１７】その後、配線幅最適化手段８は、各電源配
線およびグランド配線が確定した段階で第１ないし第４
回路ブロック３６、３８、４０、３４に関連する信号配
線（図示せず）の再配線を行う（ステップＳ５）。その
際、電源配線およびグランド配線の最適化により広くな
ったスペース５０を有効に利用することができる。
線およびグランド配線が確定した段階で第１ないし第４
回路ブロック３６、３８、４０、３４に関連する信号配
線（図示せず）の再配線を行う（ステップＳ５）。その
際、電源配線およびグランド配線の最適化により広くな
ったスペース５０を有効に利用することができる。
【００１８】なお、図５は本実施の形態例のように回路
ブロックの配置および線幅の最適化を行わなかった場合
の半導体チップ３２を示す要部平面図である。この場合
には、第１ないし第４回路ブロック３６、３８、４０、
３４は消費電力に関係なく配置され、また、電源配線５
２とグランド配線５４の線幅も消費電力に関係なく固定
の太い線幅となっている。したがって、スペース５０は
本実施の形態例の場合より狭くなっており、スペース５
０に配置する信号配線や他の回路の量によっては半導体
チップ３２の拡大が必要となる。
ブロックの配置および線幅の最適化を行わなかった場合
の半導体チップ３２を示す要部平面図である。この場合
には、第１ないし第４回路ブロック３６、３８、４０、
３４は消費電力に関係なく配置され、また、電源配線５
２とグランド配線５４の線幅も消費電力に関係なく固定
の太い線幅となっている。したがって、スペース５０は
本実施の形態例の場合より狭くなっており、スペース５
０に配置する信号配線や他の回路の量によっては半導体
チップ３２の拡大が必要となる。
【００１９】このように、本実施の形態例では、消費電
力の大きい第４回路ブロック３４は幹線の電源配線２８
およびグランド配線３０に近い位置に配置される。そし
て、第４回路ブロック３４に至る電源配線４２およびグ
ランド配線４４は太い線幅に設定され、一方、消費電力
の小さい第１ないし第３回路ブロック３６、３８、４０
に対しては細い線幅が設定される。したがって、従来の
ように、消費電力が大きな回路ブロックに対して補助の
配線を別に追加したりする必要がなく、また、消費電力
が小さい回路ブロックにも標準の線幅の配線を用いると
いった無駄を解消できる。その結果、半導体チップ３２
の面積が必要以上に大きくなることを回避でき、半導体
装置の小型化や低コスト化に有利となる。
力の大きい第４回路ブロック３４は幹線の電源配線２８
およびグランド配線３０に近い位置に配置される。そし
て、第４回路ブロック３４に至る電源配線４２およびグ
ランド配線４４は太い線幅に設定され、一方、消費電力
の小さい第１ないし第３回路ブロック３６、３８、４０
に対しては細い線幅が設定される。したがって、従来の
ように、消費電力が大きな回路ブロックに対して補助の
配線を別に追加したりする必要がなく、また、消費電力
が小さい回路ブロックにも標準の線幅の配線を用いると
いった無駄を解消できる。その結果、半導体チップ３２
の面積が必要以上に大きくなることを回避でき、半導体
装置の小型化や低コスト化に有利となる。
【００２０】なお、本実施の形態例では第４回路ブロッ
ク３４のみが消費電力が大きいとしたが、例えば第２回
路ブロック３８の消費電力が第４回路ブロック３４につ
いで大きいような場合には、第２回路ブロック３８を第
４回路ブロック３４につづく位置に配置し、第２回路ブ
ロック３８の箇所の電源配線とグランド配線は、電源配
線４２とグランド配線４４より狭いが第１および第３回
路ブロック３６、４０の箇所の電源配線４６とグランド
配線４８より太い配線にすることも可能である。
ク３４のみが消費電力が大きいとしたが、例えば第２回
路ブロック３８の消費電力が第４回路ブロック３４につ
いで大きいような場合には、第２回路ブロック３８を第
４回路ブロック３４につづく位置に配置し、第２回路ブ
ロック３８の箇所の電源配線とグランド配線は、電源配
線４２とグランド配線４４より狭いが第１および第３回
路ブロック３６、４０の箇所の電源配線４６とグランド
配線４８より太い配線にすることも可能である。
【００２１】
【発明の効果】以上説明したように本発明では、記憶手
段が記憶している消費電力の値にもとづいて消費電力の
大きい回路ブロックを特定し、特定した回路ブロックを
幹線の電源配線およびグランド配線に近い位置に配置す
る。さらに、幹線の電源配線およびグランド配線と、前
記特定した回路ブロックとを接続する電源配線およびグ
ランド配線の線幅を、記憶手段が記憶している消費電力
の値にもとづいて最適化する。したがって、消費電力が
大きな回路ブロックに対して補助の配線を別に追加した
りする必要がなく、また、消費電力が小さい回路ブロッ
クにも標準の線幅の配線を用いるといった無駄を解消で
きる。その結果、半導体チップの面積が必要以上に大き
くなることを回避でき、半導体装置の小型化や低コスト
化に有利となる。
段が記憶している消費電力の値にもとづいて消費電力の
大きい回路ブロックを特定し、特定した回路ブロックを
幹線の電源配線およびグランド配線に近い位置に配置す
る。さらに、幹線の電源配線およびグランド配線と、前
記特定した回路ブロックとを接続する電源配線およびグ
ランド配線の線幅を、記憶手段が記憶している消費電力
の値にもとづいて最適化する。したがって、消費電力が
大きな回路ブロックに対して補助の配線を別に追加した
りする必要がなく、また、消費電力が小さい回路ブロッ
クにも標準の線幅の配線を用いるといった無駄を解消で
きる。その結果、半導体チップの面積が必要以上に大き
くなることを回避でき、半導体装置の小型化や低コスト
化に有利となる。
【図１】本発明による半導体チップのレイアウト装置の
一例を示すブロック図である。
一例を示すブロック図である。
【図２】図１の半導体チップのレイアウト装置の各機能
を実現するコンピュータを示す構成図である。
を実現するコンピュータを示す構成図である。
【図３】図１の半導体チップのレイアウト装置の動作を
示すフローチャートである。
示すフローチャートである。
【図４】本実施の形態例で回路ブロックを配置する半導
体チップを示す要部平面図である。
体チップを示す要部平面図である。
【図５】本実施の形態例のように回路ブロックの配置お
よび線幅の最適化を行わなかった場合の半導体チップを
示す要部平面図である。
よび線幅の最適化を行わなかった場合の半導体チップを
示す要部平面図である。
２……半導体チップのレイアウト装置、４……記憶手
段、６……回路ブロック配置手段、８……配線幅最適化
手段、１０……ＣＰＵ、１２……メモリ、１４……外部
記憶装置、１６……出力装置、１８……入力装置、２０
……消費電力データ、２２……回路データ、２４……ラ
イブラリデータ、２６……制約条件データ、２８……電
源配線、３０……グランド配線、３２……半導体チッ
プ、３４……第４回路ブロック、３６……第１回路ブロ
ック、３８……第２回路ブロック、４０……第３回路ブ
ロック、４２……電源配線、４４……グランド配線、４
６……電源配線、４８……グランド配線、５０……スペ
ース、５２……電源配線、５４……グランド配線。
段、６……回路ブロック配置手段、８……配線幅最適化
手段、１０……ＣＰＵ、１２……メモリ、１４……外部
記憶装置、１６……出力装置、１８……入力装置、２０
……消費電力データ、２２……回路データ、２４……ラ
イブラリデータ、２６……制約条件データ、２８……電
源配線、３０……グランド配線、３２……半導体チッ
プ、３４……第４回路ブロック、３６……第１回路ブロ
ック、３８……第２回路ブロック、４０……第３回路ブ
ロック、４２……電源配線、４４……グランド配線、４
６……電源配線、４８……グランド配線、５０……スペ
ース、５２……電源配線、５４……グランド配線。
Claims (8)
- 【請求項１】 半導体チップ上の回路ブロックおよび前
記回路ブロックに係わる電源配線とグランド配線の位置
を決定すると共に、前記電源配線と前記グランド配線の
線幅を決定して前記回路ブロック、前記電源配線、なら
びに前記グランド配線の、前記半導体チップ上での位
置、および前記電源配線と前記グランド配線の線幅を表
すデータを生成する半導体チップのレイアウト方法であ
って、 あらかじめ各回路ブロックの消費電力の値を記憶させた
記憶手段から前記消費電力の値を読み出し、その値にも
とづいて消費電力の大きい回路ブロックを特定し、特定
した回路ブロックを幹線の電源配線およびグランド配線
に近い位置に配置する回路ブロック配置ステップと、 前記幹線の電源配線およびグランド配線と、前記特定し
た回路ブロックとを接続する電源配線およびグランド配
線の線幅を、前記記憶手段から読み出した前記消費電力
の値にもとづいて最適化する配線幅最適化ステップと、 を備えたことを特徴とする半導体チップのレイアウト方
法。 - 【請求項２】 前記幹線の電源配線とグランド配線は前
記半導体チップ上で前記半導体チップの外周部に延設さ
れていることを特徴とする請求項１記載の半導体チップ
のレイアウト方法。 - 【請求項３】 回路ブロック配置ステップでは、消費電
力の大きい複数の前記回路ブロックを特定し、消費電力
の大きいものほど前記幹線の電源配線とグランド配線に
近い位置に配置することを特徴とする請求項１記載の半
導体チップのレイアウト方法。 - 【請求項４】 配線幅最適化ステップでは、消費電力の
大きい前記回路ブロックほど、前記幹線の電源配線とグ
ランド配線に接続する前記電源配線と前記グランド配線
の線幅を広く設定することを特徴とする請求項１記載の
半導体チップのレイアウト方法。 - 【請求項５】 半導体チップ上の回路ブロックおよび前
記回路ブロックに係わる電源配線とグランド配線の位置
を決定すると共に、前記電源配線と前記グランド配線の
線幅を決定して前記回路ブロック、前記電源配線、なら
びに前記グランド配線の、前記半導体チップ上での位
置、および前記電源配線と前記グランド配線の線幅を表
すデータを生成する半導体チップのレイアウト装置であ
って、 各回路ブロックの消費電力の値を記憶した記憶手段と、 前記記憶手段が記憶している前記消費電力の値にもとづ
いて消費電力の大きい回路ブロックを特定し、特定した
回路ブロックを幹線の電源配線およびグランド配線に近
い位置に配置する回路ブロック配置手段と、 前記幹線の電源配線およびグランド配線と、前記特定し
た回路ブロックとを接続する電源配線およびグランド配
線の線幅を、前記記憶手段が記憶している前記消費電力
の値にもとづいて最適化する配線幅最適化手段と、 を備えたことを特徴とする半導体チップのレイアウト装
置。 - 【請求項６】 前記幹線の電源配線とグランド配線は前
記半導体チップ上で前記半導体チップの外周部に延設さ
れていることを特徴とする請求項５記載の半導体チップ
のレイアウト装置。 - 【請求項７】 回路ブロック配置手段は、消費電力の大
きい複数の回路ブロックを特定し、消費電力の大きいも
のほど前記幹線の電源配線とグランド配線に近い位置に
配置することを特徴とする請求項５記載の半導体チップ
のレイアウト装置。 - 【請求項８】 配線幅最適化手段は、消費電力の大きい
回路ブロックほど、前記幹線の電源配線とグランド配線
にそれぞれ接続する前記電源配線と前記グランド配線の
線幅を広く設定することを特徴とする請求項５記載の半
導体チップのレイアウト装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10281247A JP2000114381A (ja) | 1998-10-02 | 1998-10-02 | 半導体チップのレイアウト方法および装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10281247A JP2000114381A (ja) | 1998-10-02 | 1998-10-02 | 半導体チップのレイアウト方法および装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000114381A true JP2000114381A (ja) | 2000-04-21 |
Family
ID=17636418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10281247A Pending JP2000114381A (ja) | 1998-10-02 | 1998-10-02 | 半導体チップのレイアウト方法および装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000114381A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004077556A1 (ja) * | 2003-02-26 | 2004-09-10 | Sanyo Electric Co., Ltd. | 半導体集積回路装置及びその電源配線方法 |
-
1998
- 1998-10-02 JP JP10281247A patent/JP2000114381A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004077556A1 (ja) * | 2003-02-26 | 2004-09-10 | Sanyo Electric Co., Ltd. | 半導体集積回路装置及びその電源配線方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20060036974A1 (en) | IP-based LSI design system and design method | |
| US8156465B2 (en) | Layout method and layout program for semiconductor integrated circuit device | |
| US5847969A (en) | Integrated circuit design system and method for generating a regular structure embedded in a standard cell control block | |
| US6785876B2 (en) | Design method for semiconductor integrated circuit device | |
| US6493859B1 (en) | Method of wiring power service terminals to a power network in a semiconductor integrated circuit | |
| US6618847B1 (en) | Power stabilizer using under-utilized standard cells | |
| JP2003256489A (ja) | 半導体集積回路素子の設計システム、プログラム、記録媒体、及び、半導体集積回路素子の設計方法 | |
| US6405354B1 (en) | Method and apparatus to optimize power wiring layout and generate wiring layout data for a semiconductor integrated circuit | |
| US20020120913A1 (en) | Computer readable storage medium | |
| US20210004520A1 (en) | Planning method for power metal lines | |
| JP2000114381A (ja) | 半導体チップのレイアウト方法および装置 | |
| KR100696221B1 (ko) | 반도체 집적 회로 및 전원 레이아웃 설계 방법 | |
| JP3080077B2 (ja) | 半導体集積回路のレイアウト設計方法及び設計システム | |
| US20050235242A1 (en) | Semiconductor integraged circuit device and method of routing interconnections for semiconductor IC device | |
| US6874137B1 (en) | Design data processing method and recording medium | |
| JP2910734B2 (ja) | レイアウト方法 | |
| US5576969A (en) | IC comprising functional blocks for which a mask pattern is patterned according to connection and placement data | |
| JP2521041B2 (ja) | 集積回路における配線方法 | |
| JPH0794587A (ja) | 半導体装置、半導体設計方法及びその設計装置 | |
| JP3071617B2 (ja) | 半導体設計方法及び半導体設計装置 | |
| JP2002151594A (ja) | 半導体集積回路の設計方法及び半導体集積回路の設計支援装置 | |
| JP2844945B2 (ja) | 集積回路のレイアウト設計方式 | |
| JP3017181B1 (ja) | 半導体集積回路の配線方法 | |
| JPH09321142A (ja) | 半導体集積回路装置の設計装置 | |
| US20040201083A1 (en) | Hard-macro and semiconductor integrated circuit including the same |