JPH04343455A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は半導体装置に関し、特に
メッキ法により形成される配線電極を有する半導体装置
の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a method for manufacturing a semiconductor device having wiring electrodes formed by plating.
【０００２】0002
【従来の技術】近年、大規模集積回路は益々高集積化が
要求され、微細化に重点がおかれてきた。その結果、配
線抵抗が高く，コンタクト孔（あるいはスルーホール）
のアスペクト比が高く，配線電極が断線しやすいという
問題が生じてきた。これらの問題に対して、配線材料と
してＡｕ等の低抵抗材料を用い，メッキ法により配線電
極を形成することにより、比較的高いアスペクト比を持
つコンタクト孔（あるいはスルーホール）においても確
実に電気的接続がなされ、コンタクト孔（あるいはスル
ーホール）上の平坦性も良好にすることができた。2. Description of the Related Art In recent years, large-scale integrated circuits are required to have an increasingly high degree of integration, and emphasis has been placed on miniaturization. As a result, wiring resistance is high and contact holes (or through holes)
The problem has arisen that the aspect ratio of the wires is high, and the wiring electrodes are easily disconnected. To solve these problems, by using a low-resistance material such as Au as the wiring material and forming wiring electrodes by plating, it is possible to ensure electrical continuity even in contact holes (or through holes) with a relatively high aspect ratio. A connection was made and the flatness of the contact hole (or through hole) could be made good.
【０００３】従来の配線電極の製造方法について、図面
を参照して説明する。図３は従来の半導体装置の製造方
法を説明するための工程順縦断面図である。A conventional method for manufacturing wiring electrodes will be explained with reference to the drawings. FIG. 3 is a vertical cross-sectional view in order of steps for explaining a conventional method of manufacturing a semiconductor device.
【０００４】まず、半導体基板１１上に絶縁膜１３を形
成し、所定領域に第１のコンタクト孔を形成する。微細
で浅い拡散層を形成するために、第１のコンタクト孔を
覆う領域に不純物が添加された多結晶シリコン膜１５を
形成し、これを拡散源として拡散層１２を形成する。多
結晶シリコン膜１５は引き出し電極として用いられる。
その後、多結晶シリコン膜１５と配線電極との接触抵抗
低減のため、シリサイド層１６を多結晶シリコン膜１５
表面に形成する。続いて、ＣＶＤ法等により、全面に絶
縁膜１４としてシリコン酸化膜を２００〜５００ｎｍ程
度成長させる。その後、シリサイド層１６に達する第２
のコンタクト孔を絶縁膜１４に開口する〔図３（ａ）〕
。First, an insulating film 13 is formed on a semiconductor substrate 11, and a first contact hole is formed in a predetermined region. In order to form a fine and shallow diffusion layer, a polycrystalline silicon film 15 doped with impurities is formed in a region covering the first contact hole, and the diffusion layer 12 is formed using this as a diffusion source. Polycrystalline silicon film 15 is used as an extraction electrode. Thereafter, a silicide layer 16 is attached to the polycrystalline silicon film 15 in order to reduce the contact resistance between the polycrystalline silicon film 15 and the wiring electrode.
Form on the surface. Subsequently, a silicon oxide film is grown to a thickness of approximately 200 to 500 nm as an insulating film 14 over the entire surface by CVD or the like. After that, the second layer reaches the silicide layer 16.
A contact hole is opened in the insulating film 14 [FIG. 3(a)]
.
【０００５】次に、第２のコンタクト孔を含む全面に、
メッキ用電極となり，かつ引き出し電極である多結晶シ
リコン膜１５（もしくは拡散層）と配線電極材料とのバ
リアメタルとなり，さらにシリサイド層１６との密着性
のよい複数層の金属膜２１，２２を形成する〔図３（ｂ
）〕。これらの金属膜はスパッタ法で形成し、Ｔｉ−Ｐ
ｔ，ＴｉＷ−Ｐｔ，ＴｉＷ−Ｐｄ，Ｔｉ−Ｐｄ等の組み
合わせが考えられる。なお、この場合には、必ずしも複
数層膜とする必要はなく、単層膜でもよい。ただし単層
膜からなる場合には、この単層膜はバリアメタルとして
機能する必要があり、Ｐｔ，Ｐｄ等の材料により形成す
る。いずれの場合にも、配線電極と接触する金属膜はバ
リアメタルで形成される。Next, on the entire surface including the second contact hole,
A plurality of metal films 21 and 22 are formed, which serve as a plating electrode and a barrier metal between the polycrystalline silicon film 15 (or diffusion layer), which is an extraction electrode, and the wiring electrode material, and have good adhesion to the silicide layer 16. [Figure 3(b)
)]. These metal films are formed by sputtering and Ti-P
Possible combinations include TiW-Pt, TiW-Pt, TiW-Pd, and Ti-Pd. In this case, it is not necessarily necessary to use a multi-layer film, and a single-layer film may be used. However, in the case of a single layer film, this single layer film needs to function as a barrier metal, and is formed of a material such as Pt or Pd. In either case, the metal film in contact with the wiring electrode is formed of a barrier metal.
【０００６】次に、第２のコンタクト孔を内包した開口
部を有するフォトレジスト膜１９を形成する〔図３（ｃ
）〕。続いて、フォトレジスト膜１９をマスクとして、
例えばＡｕ等の電解メッキ法により、配線電極２０を形
成する〔図３（ｄ）〕。Next, a photoresist film 19 having an opening containing a second contact hole is formed [FIG. 3(c)
)]. Next, using the photoresist film 19 as a mask,
For example, the wiring electrode 20 is formed by electrolytic plating of Au or the like [FIG. 3(d)].
【０００７】次に、フォトレジスト膜１９を除去する。
続いて、配線電極２０をマスクとして、Ａｒ系のガスに
よる反応性イオンエッチング（ＲＩＥ）により、金属膜
２２，金属膜２１を順次除去する〔図３（ｅ）〕。Next, the photoresist film 19 is removed. Subsequently, using the wiring electrode 20 as a mask, the metal film 22 and the metal film 21 are sequentially removed by reactive ion etching (RIE) using Ar-based gas [FIG. 3(e)].
【０００８】[0008]
【発明が解決しようとする課題】前述した従来の半導体
装置の製造方法によれば、バリアメタルとなる金属膜（
例えば、Ｐｔ，Ｐｄ）は、ウェットエッチングによる除
去が非常に難かしく、現状ではＲＩＥによりエッチング
除去を行なっている。この場合、配線電極をマスクにし
てエッチングをしており、バリアメタル層と配線電極と
のエッチングの選択比をとることが非常に難かしく、配
線電極を同時にエッチングされるため、半導体装置が形
成された段階での配線電極の膜厚制御が困難になるとい
う欠点を有している。Problem to be Solved by the Invention According to the conventional semiconductor device manufacturing method described above, a metal film (
For example, Pt and Pd) are very difficult to remove by wet etching, and are currently removed by RIE. In this case, etching is performed using the wiring electrode as a mask, and it is very difficult to obtain an etching selectivity between the barrier metal layer and the wiring electrode, and as the wiring electrode is etched at the same time, the semiconductor device is not formed. This method has the disadvantage that it is difficult to control the film thickness of the wiring electrode at the initial stage.
【０００９】また、バリアメタルをスパッタ法により形
成しているため、コンタクト孔が微細になればなるほど
バリアメタルが均一に形成されず、耐熱性等の劣化とい
う欠点もある。Furthermore, since the barrier metal is formed by a sputtering method, the finer the contact hole, the less uniformly the barrier metal is formed, which also has the disadvantage of deteriorating heat resistance.
【００１０】0010
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に形成された半導体素子領域，
または前記半導体素子領域の引き出し電極領域に、絶縁
膜に設けられたコンタクト孔を通して、バリアメタル層
を介して接続される配線電極を有する半導体装置の製造
方法において、メッキ法により所定領域に選択的に前記
バリアメタル層を形成する工程を有している。[Means for Solving the Problems] A method for manufacturing a semiconductor device according to the present invention includes a semiconductor element region formed on a semiconductor substrate,
Alternatively, in the method for manufacturing a semiconductor device having a wiring electrode connected to the lead-out electrode region of the semiconductor element region through a contact hole provided in an insulating film and via a barrier metal layer, a predetermined region is selectively connected by a plating method. The method includes a step of forming the barrier metal layer.
【００１１】[0011]
【実施例】次に本発明について図面を参照して説明する
。図１は本発明の第１の実施例を説明するための工程順
の縦断面図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be explained with reference to the drawings. FIG. 1 is a longitudinal cross-sectional view of the process order for explaining the first embodiment of the present invention.
【００１２】まず、半導体基板１１上に絶縁膜１３とし
て所定の厚さのシリコン酸化膜，シリコン窒化膜等を形
成し、所定領域に第１のコンタクト孔を形成する。全面
に多結晶シリコン膜を堆積し、これに不純物を添加し、
フォトリソグラフィ技術により第１のコンタクト孔を覆
う領域に不純物が添加された多結晶シリコン膜１５を形
成する。微細で浅い拡散層を形成するために、多結晶シ
リコン膜１５を拡散源として熱処理を行なうことにより
、拡散層１２を形成する。多結晶シリコン膜１５は引き
出し電極として用いられる。その後、多結晶シリコン膜
１５と配線電極との接触抵抗低減のため、シリサイド層
１６を多結晶シリコン膜１５表面に形成する。続いて、
ＣＶＤ法等により、全面に絶縁膜１４としてシリコン酸
化膜を２００〜５００ｎｍ程度成長させる。その後、シ
リサイド層１６に達する第２のコンタクト孔を絶縁膜１
４に開口する〔図１（ａ）〕。この段階までは従来の半
導体装置の製造方法と同しである。First, a silicon oxide film, a silicon nitride film, or the like having a predetermined thickness is formed as an insulating film 13 on a semiconductor substrate 11, and a first contact hole is formed in a predetermined region. A polycrystalline silicon film is deposited on the entire surface, and impurities are added to it.
A polycrystalline silicon film 15 doped with impurities is formed in a region covering the first contact hole by photolithography. In order to form a fine and shallow diffusion layer, the diffusion layer 12 is formed by performing heat treatment using the polycrystalline silicon film 15 as a diffusion source. Polycrystalline silicon film 15 is used as an extraction electrode. Thereafter, a silicide layer 16 is formed on the surface of the polycrystalline silicon film 15 in order to reduce the contact resistance between the polycrystalline silicon film 15 and the wiring electrode. continue,
A silicon oxide film is grown to a thickness of approximately 200 to 500 nm as an insulating film 14 over the entire surface by CVD or the like. Thereafter, a second contact hole reaching the silicide layer 16 is formed in the insulating film 1.
4 [Figure 1(a)]. Up to this stage, the process is the same as the conventional semiconductor device manufacturing method.
【００１３】次に、第２のコンタクト孔を含む全面に、
電解メッキ用電極となる金属膜１７をスパッタ法等によ
り形成する〔図１（ｂ）〕。金属膜１７の膜厚は１００
〜３００ｎｍ程度である。金属膜１７は、例えばＴｉＷ
，Ｔｉ等の簡単にウェットエッチングにより除去できる
金属からなる。Next, on the entire surface including the second contact hole,
A metal film 17 that will become an electrode for electrolytic plating is formed by sputtering or the like [FIG. 1(b)]. The thickness of the metal film 17 is 100
~300 nm. The metal film 17 is made of, for example, TiW.
, Ti, etc., which can be easily removed by wet etching.
【００１４】次に、第２のコンタクト孔を内包した開口
部を有するフォトレジスト膜１９を形成し、フォトレジ
スト膜１９をマスクとして、露呈した金属膜１７表面に
選択的に金属膜１８を形成する〔図１（ｃ）〕。金属膜
１８の膜厚は１００〜２００ｎｍ程度である。金属膜１
８の形成方法は電解メッキ法，あるいは無電解メッキ法
であり、どちらでもよい。金属膜１８は引き出し電極で
ある多結晶シリコン膜１５（もしくは拡散層）と後工程
で形成される配線電極との間のバリアメタルとして機能
し、例えばＰｔ，Ｐｄ，Ｎｉ等からなる。Next, a photoresist film 19 having an opening containing a second contact hole is formed, and a metal film 18 is selectively formed on the exposed surface of the metal film 17 using the photoresist film 19 as a mask. [Figure 1(c)]. The thickness of the metal film 18 is approximately 100 to 200 nm. metal film 1
The formation method of 8 may be an electrolytic plating method or an electroless plating method, either of which may be used. The metal film 18 functions as a barrier metal between the polycrystalline silicon film 15 (or diffusion layer) serving as an extraction electrode and a wiring electrode formed in a subsequent process, and is made of, for example, Pt, Pd, Ni, or the like.
【００１５】次に、電解メッキ法により配線電極２０を
Ａｕで形成する〔図１（ｄ）〕。配線電極２０の膜厚は
０．６〜２．０μｍ程度である。Next, the wiring electrode 20 is formed of Au by electrolytic plating [FIG. 1(d)]. The thickness of the wiring electrode 20 is approximately 0.6 to 2.0 μm.
【００１６】次に、フォトレジスト膜１９を除去した後
、ウェットエッチングにより金属膜１７の露呈した部分
を除去する〔図１（ｅ）〕。金属膜１７のウェットエッ
チングは、金属膜１７がＴｉＷからなる場合には過酸化
水素水，Ｔｉからなる場合には希弗酸で行なう。Next, after removing the photoresist film 19, the exposed portion of the metal film 17 is removed by wet etching [FIG. 1(e)]. Wet etching of the metal film 17 is performed with hydrogen peroxide when the metal film 17 is made of TiW, and with dilute hydrofluoric acid when it is made of Ti.
【００１７】従来の方法によりバリアメタルの形成にス
パッタ法を用いた場合、例えば１００ｎｍ程度のＰｔを
形成するとすると、コンタクト孔底部では３０ｎｍ程度
の膜厚しかない部分が生じる。Ｐｔの場合、膜厚３０ｎ
ｍ程度では４５０℃，３０分の熱処理でリークが生じ、
耐熱性は急激に低下する。一方、本実施例では、バリア
メタルがメッキにより形成されるため、コンタクト孔底
部においても膜厚は確保され、耐熱性は４８０℃以上と
なる。このため半導体装置の実装時において、例えばガ
ラス封止等のための４５０℃程度の熱処理に十分耐えう
るものになる。When a sputtering method is used to form a barrier metal according to the conventional method, for example, if Pt of about 100 nm is formed, a portion with a film thickness of only about 30 nm will be created at the bottom of the contact hole. In the case of Pt, the film thickness is 30n
At around m, leakage occurs after heat treatment at 450℃ for 30 minutes.
Heat resistance decreases rapidly. On the other hand, in this example, since the barrier metal is formed by plating, the film thickness is ensured even at the bottom of the contact hole, and the heat resistance is 480° C. or higher. Therefore, when a semiconductor device is mounted, it can sufficiently withstand heat treatment at about 450° C. for glass sealing, for example.
【００１８】図２は本発明の第２の実施例を説明するた
めの工程順の縦断面図である。FIG. 2 is a longitudinal cross-sectional view of the process order for explaining a second embodiment of the present invention.
【００１９】まず、半導体基板１１上に絶縁膜１３とし
て所定の厚さのシリコン酸化膜，シリコン窒化膜等を形
成し、所定領域に第１のコンタクト孔を形成する。全面
に多結晶シリコン膜を堆積し、これに不純物を添加し、
フォトリソグラフィ技術により第１のコンタクト孔を覆
う領域に不純物が添加された多結晶シリコン膜１５を形
成する。微細で浅い拡散層を形成するために、多結晶シ
リコン膜１５を拡散源として熱処理を行なうことにより
、拡散層１２を形成する。多結晶シリコン膜１５は引き
出し電極として用いられる。その後、多結晶シリコン膜
１５と配線電極との接触抵抗低減のため、シリサイド層
１６を多結晶シリコン膜１５表面に形成する。続いて、
ＣＶＤ法等により、全面に絶縁膜１４としてシリコン酸
化膜を２００〜５００ｎｍ程度成長させる〔図２（ａ）
〕。First, a silicon oxide film, a silicon nitride film, or the like having a predetermined thickness is formed as an insulating film 13 on a semiconductor substrate 11, and a first contact hole is formed in a predetermined region. A polycrystalline silicon film is deposited on the entire surface, and impurities are added to it.
A polycrystalline silicon film 15 doped with impurities is formed in a region covering the first contact hole by photolithography. In order to form a fine and shallow diffusion layer, the diffusion layer 12 is formed by performing heat treatment using the polycrystalline silicon film 15 as a diffusion source. Polycrystalline silicon film 15 is used as an extraction electrode. Thereafter, a silicide layer 16 is formed on the surface of the polycrystalline silicon film 15 in order to reduce the contact resistance between the polycrystalline silicon film 15 and the wiring electrode. continue,
A silicon oxide film of about 200 to 500 nm is grown as an insulating film 14 on the entire surface by CVD method or the like [FIG. 2(a)
].
【００２０】次に、全面に電解メッキ用電極となる金属
膜２３をスパッタ法等により形成する。金属膜２３の膜
厚は１００〜３００ｎｍ程度である。金属膜２３は、例
えばＴｉＷ，Ｔｉ等の簡単にウェットエッチングにより
除去できる金属からなる。その後、第２のコンタクト孔
を開口するためのフォトレジスト膜２５を形成する〔図
２（ｂ）〕。Next, a metal film 23 which will become an electrode for electrolytic plating is formed on the entire surface by sputtering or the like. The thickness of the metal film 23 is approximately 100 to 300 nm. The metal film 23 is made of a metal such as TiW or Ti that can be easily removed by wet etching. Thereafter, a photoresist film 25 for opening a second contact hole is formed [FIG. 2(b)].
【００２１】次に、フォトレジスト膜２５をマスクにし
て、金属膜２３，絶縁膜１４のエッチングを順次行ない
、第２のコンタクト孔を形成してこれの底部にシリサイ
ド層１６を露呈させる〔図２（ｃ）〕。金属膜２３のエ
ッチングをウェットエッチングで行なう場合、金属膜２
３がＴｉＷからなる場合には過酸化水素水，Ｔｉからな
る場合には希弗酸で行なう。金属膜２３のエッチングを
ＲＩＥで行なう場合、Ａｒ系のガスを用いる。また、絶
縁膜１４のエッチングは、ＣＦ４ 系のＲＩＥである。Next, using the photoresist film 25 as a mask, the metal film 23 and the insulating film 14 are sequentially etched to form a second contact hole and expose the silicide layer 16 at the bottom of the hole (FIG. 2). (c)]. When etching the metal film 23 by wet etching, the metal film 2
When 3 is made of TiW, hydrogen peroxide is used, and when it is made of Ti, dilute hydrofluoric acid is used. When etching the metal film 23 by RIE, Ar-based gas is used. Further, the insulating film 14 is etched by CF4-based RIE.
【００２２】次に、無電解メッキ法により、金属膜２４
を形成する〔図２（ｄ）〕。金属膜２４の膜厚は、１０
０〜３００ｎｍ程度である。金属膜２４はバリアメタル
として機能する。また、金属膜２４は金属膜２３と接続
し、電解メッキ用電極の一部となる。このため、金属膜
２４としては、Ｐｔ，Ｐｄ，Ｎｉ等からならる。この金
属膜が電解メッキ用電極の一部となるため、第２のコン
タクト孔における絶縁膜１４の側壁にもこれが形成され
る必要があり、無電解メッキ前にＰｄ系等の活性剤を使
用して前処理するのが望ましい。活性剤としては、日本
カニゼン社のレッドシューマー等が知られている。Next, the metal film 24 is formed by electroless plating.
is formed [Figure 2(d)]. The thickness of the metal film 24 is 10
It is about 0 to 300 nm. The metal film 24 functions as a barrier metal. Further, the metal film 24 is connected to the metal film 23 and becomes a part of the electrolytic plating electrode. Therefore, the metal film 24 is made of Pt, Pd, Ni, or the like. Since this metal film becomes a part of the electrode for electrolytic plating, it must also be formed on the side wall of the insulating film 14 in the second contact hole, so an activator such as Pd-based is used before electroless plating. Pretreatment is recommended. Known activators include Red Schumer from Nippon Kanigen Co., Ltd.
【００２３】次に、フォトレジスト膜２５を除去した後
、第２のコンタクト孔を内包する開口部を有するフォト
レジスト膜１９を形成する。続いて、電解メッキ法によ
り配線電極２０をＡｕで形成する〔図２（ｅ）〕。配線
電極２０の膜厚は０．６〜２．０μｍ程度である。Next, after removing the photoresist film 25, a photoresist film 19 having an opening containing the second contact hole is formed. Subsequently, the wiring electrode 20 is formed of Au by electrolytic plating [FIG. 2(e)]. The thickness of the wiring electrode 20 is approximately 0.6 to 2.0 μm.
【００２４】次に、フォトレジスト膜１９を除去した後
、第１の実施例と同様に、ウェットエッチングにより金
属膜２３の露呈した部分を除去する〔図２（ｆ）〕。Next, after removing the photoresist film 19, the exposed portion of the metal film 23 is removed by wet etching as in the first embodiment [FIG. 2(f)].
【００２５】なお、本実施例において、無電解メッキに
より形成する金属膜の膜厚を１００〜３００ｎｍ程度と
するのは、膜厚を厚くしてメッキ時間を長くするとそれ
だけメッキの選択性が低下するためである。In this example, the thickness of the metal film formed by electroless plating is set to about 100 to 300 nm because as the film thickness increases and the plating time increases, the selectivity of the plating decreases accordingly. It's for a reason.
【００２６】また、バリアメタリとしては、上述したも
のの他にＣｏ，Ｃｒ，Ｍｎ，Ｒｈ，Ｒｕ，Ｉｒ，Ｒｅ等
が考えられる。これらの中で無電解メッキが可能なもの
は、Ｃｏ，Ｒｈがあげられる。In addition to the above-mentioned materials, possible barrier metals include Co, Cr, Mn, Rh, Ru, Ir, and Re. Among these, Co and Rh can be used for electroless plating.
【００２７】本実施例では、無電解メッキ法によりコン
タクト孔内へのバリアメタルの形成をするため、コンタ
クト孔内へのバリアメタルの埋設がより確実となり、耐
熱性等が向上し、より安定した半導体装置の提供ができ
る。In this example, since the barrier metal is formed in the contact hole by electroless plating, the barrier metal can be buried more reliably in the contact hole, the heat resistance etc. are improved, and the structure is more stable. We can provide semiconductor devices.
【００２８】[0028]
【発明の効果】以上説明したように本発明は、バリアメ
タル層をメッキ法で所定領域のみに形成するため、コン
タクト孔が微細になっても均一性よく形成することがで
き、耐熱性等の劣化を防止することができる。[Effects of the Invention] As explained above, in the present invention, since the barrier metal layer is formed only in a predetermined area by a plating method, even if the contact hole becomes fine, it can be formed with good uniformity, and the heat resistance etc. Deterioration can be prevented.
【００２９】さらにメッキ用電極として用いる金属膜は
簡単にウェットエッチングができ、かつ配線電極をマス
クにしたエッチングの際に十分な選択比を有する材料を
選択することができるため、所望の最終形状の配線電極
を得るこのができる。Furthermore, the metal film used as the plating electrode can be easily wet-etched, and a material with sufficient selectivity can be selected during etching using the wiring electrode as a mask, so that the desired final shape can be obtained. This can be used to obtain wiring electrodes.
【図１】本発明の第１の実施例を説明するための縦断面
図である。FIG. 1 is a longitudinal sectional view for explaining a first embodiment of the present invention.
【図２】本発明の第２の実施例を説明するための縦断面
図である。FIG. 2 is a longitudinal sectional view for explaining a second embodiment of the present invention.
【図３】従来の半導体装置の製造方法を説明するための
縦断面図である。FIG. 3 is a longitudinal cross-sectional view for explaining a conventional method of manufacturing a semiconductor device.
１１ 半導体基板
１２ 拡散層
１３，１４ 絶縁膜
１５ 多結晶シリコン膜
１６ シリサイド層
１７，１８，２１，２２，２３，２４ 金属膜１
９，２５ フォトレジスト膜
２０ 配線電極11 Semiconductor substrate 12 Diffusion layers 13, 14 Insulating film 15 Polycrystalline silicon film 16 Silicide layer 17, 18, 21, 22, 23, 24 Metal film 1
9, 25 Photoresist film 20 Wiring electrode
Claims (3)
領域，または前記半導体素子領域の引き出し電極領域に
、絶縁膜に設けられたコンタクト孔を通して、バリアメ
タル層を介して接続される配線電極を有する半導体装置
の製造方法において、メッキ法により所定領域に選択的
に前記バリアメタル層を形成することを特徴とする半導
体装置の製造方法。1. A wiring electrode that is connected to a semiconductor element region formed on a semiconductor substrate or an extraction electrode region of the semiconductor element region via a barrier metal layer through a contact hole provided in an insulating film. A method for manufacturing a semiconductor device, characterized in that the barrier metal layer is selectively formed in a predetermined region by a plating method.
膜に前記コンタクト孔を形成し、全面にメッキ用電極層
を形成する工程と、前記コンタクト孔を内包する領域の
前記メッキ用電極層上に、メッキ法により選択的に前記
バリアメタル層を形成する工程と、前記バリアメタル層
上に、電解メッキ法により選択的に前記配線電極を形成
する工程と、を有することを特徴とする請求項１記載の
半導体装置の製造方法。2. A step of forming the insulating film on the entire surface, forming the contact hole in the insulating film, and forming a plating electrode layer on the entire surface, and the plating electrode layer in a region including the contact hole. The method further comprises: selectively forming the barrier metal layer by plating; and selectively forming the wiring electrode on the barrier metal layer by electrolytic plating. Item 1. A method for manufacturing a semiconductor device according to item 1.
膜上全面にメッキ用電極層を形成し、前記メッキ用電極
層および前記絶縁膜に前記コンタクト孔を形成する工程
と、前記コンタクト孔を内包する領域に、無電解メッキ
法により選択的に前記バリアメタル層を形成する工程と
、前記バリアメタル層上に、電解メッキ法により選択的
に前記配線電極を形成する工程と、を有することを特徴
とする請求項１記載の半導体装置の製造方法。3. A step of forming the insulating film on the entire surface, forming a plating electrode layer on the entire surface of the insulating film, and forming the contact hole in the plating electrode layer and the insulating film, selectively forming the barrier metal layer by electroless plating in a region containing the barrier metal layer, and selectively forming the wiring electrode on the barrier metal layer by electrolytic plating. The method for manufacturing a semiconductor device according to claim 1, characterized in that:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3115201A JP2995905B2 (en) | 1991-05-21 | 1991-05-21 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3115201A JP2995905B2 (en) | 1991-05-21 | 1991-05-21 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04343455A true JPH04343455A (en) | 1992-11-30 |
| JP2995905B2 JP2995905B2 (en) | 1999-12-27 |
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ID=14656863
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| JP3115201A Expired - Lifetime JP2995905B2 (en) | 1991-05-21 | 1991-05-21 | Method for manufacturing semiconductor device |
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| Country | Link |
|---|---|
| JP (1) | JP2995905B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2013190759A1 (en) * | 2012-06-21 | 2016-02-08 | パナソニックＩｐマネジメント株式会社 | Solid-state imaging device and manufacturing method thereof |
-
1991
- 1991-05-21 JP JP3115201A patent/JP2995905B2/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2013190759A1 (en) * | 2012-06-21 | 2016-02-08 | パナソニックＩｐマネジメント株式会社 | Solid-state imaging device and manufacturing method thereof |
| US9735204B2 (en) | 2012-06-21 | 2017-08-15 | Panasonic Intellectual Property Management Co., Ltd. | Solid-state imaging device and method for manufacturing the same |
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| Publication number | Publication date |
|---|---|
| JP2995905B2 (en) | 1999-12-27 |
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