JPH0434326B2 - - Google Patents
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- JPH0434326B2 JPH0434326B2 JP61215084A JP21508486A JPH0434326B2 JP H0434326 B2 JPH0434326 B2 JP H0434326B2 JP 61215084 A JP61215084 A JP 61215084A JP 21508486 A JP21508486 A JP 21508486A JP H0434326 B2 JPH0434326 B2 JP H0434326B2
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Description
【発明の詳細な説明】
〔目次〕
概 要
産業上の利用分野
従来の技術（第３図、第４図）
発明が解決しようとする問題点
問題点を解決するための手段（第１図）
作 用
実施例（第２図）
発明の効果
〔概要〕
ダイナミツク分周器のインバータ部分を差動増
幅器とし、２つの出力をそれぞれバツフア、スイ
ツチを介して帰還する２重ループ構成とし、電源
マージン、動作マージンが狭いという問題点を解
決して安定動作が得られるようにしたものであ
る。[Detailed description of the invention] [Table of contents] Overview Industrial field of application Prior art (Figures 3 and 4) Problems to be solved by the invention Means for solving the problems (Figure 1) Working Example (Fig. 2) Effects of the Invention [Summary] The inverter part of the dynamic frequency divider is a differential amplifier, and the two outputs are fed back via a buffer and a switch, respectively, in a double loop configuration, and the power supply margin, This solves the problem of a narrow operating margin and enables stable operation.
本発明はダイナミツク分周器に係り、特にマイ
クロ波帯で動作するダイナミツク分周器に関す
る。
The present invention relates to dynamic frequency dividers, and more particularly to dynamic frequency dividers operating in the microwave band.
マイクロ波領域の高速分周器の分野において、
従来のフリツプ・フロツプを使用したスタテツク
型の分周器に比較して論理ゲートの通過段数が１
段ですむダイナミツク型の分周器が提案されてい
る。（マーク・ロツチ他IEEE Journal of Solid
−State Circuits SC−18巻、３号369〜376頁
「GaAs Digital Dynamic IC ′ｓ for
Application up to 10GHZ）、（志垣他電子通信
学会61年度総合全国大会 813番３−250頁
“6GHZ GaAs ダイナミツク・スタテツク1/4分
周器”）
このダイナミツク分周器の基本回路は、第３図
ａに示す如く、スイツチSW1，SW2、インバータ
INV、バツフアBFで構成され、スイツチSW1と
SW2は逆相でオン・オフ制御される。
In the field of high-speed frequency dividers in the microwave region,
Compared to a static type frequency divider using conventional flip-flops, the number of logic gates passing through is 1.
A dynamic type frequency divider that requires only stages has been proposed. (Mark Rottsch et al. IEEE Journal of Solid
-State Circuits SC-Volume 18, No. 3, pp. 369-376 “GaAs Digital Dynamic IC’s for
(Application up to 10GHZ), (Shigaki et al. 1961 National Conference of the Institute of Electronics and Communication Engineers, No. 813, pp. 3-250 “6GHZ GaAs Dynamic State 1/4 Frequency Divider”) The basic circuit of this dynamic frequency divider is shown in Figure 3. As shown in a, switches SW 1 , SW 2 and inverter
Consists of INV, buffer BF, switch SW 1 and
SW 2 is controlled on/off in reverse phase.
この第３図ａのダイナミツク分周器は次のよう
に動作する。 The dynamic frequency divider of FIG. 3a operates as follows.
すなわち第３図ｂに示す如く、スイツチ
SW1，SW2に逆相のクロツクＣ，を印加し
て、オン・オフ（Ｈ状態のときがオンとする）
動作させる。このとき、スイツチSW1にＨレベ
ル信号を入力すれば、この信号はスイツチSW1
のオンにより時刻T0でバツフアBFの出力まで
Ｈとなるが、スイツチSW2がオフのためインバ
ータINVには印加されない。したがつて時刻
T0でスイツチSW1がオンのとき出力はＨレベ
ルとなる。 In other words, as shown in Figure 3b, the switch
Apply reverse phase clock C to SW 1 and SW 2 to turn on/off (turns on when in H state)
make it work. At this time, if an H level signal is input to switch SW 1 , this signal will be sent to switch SW 1 .
When the switch SW2 is turned on, the output of the buffer BF becomes H at time T0 , but since the switch SW2 is turned off, no voltage is applied to the inverter INV. Therefore time
When switch SW 1 is on at T 0 , the output becomes H level.
時刻T1でスイツチSW2がオンとなりSW1が
オフになると、このSW2を介してバツフアBF
の出力ＨがインバータINVに印加され、イン
バータINVからＬレベルが出力されるが、こ
のときスイツチSW1はオフのため、出力はバツ
フアBFのそれまでの入力Ｈレベルが出力され
る。 When switch SW 2 is turned on and SW 1 is turned off at time T 1 , the buffer BF is
The output H is applied to the inverter INV, and the inverter INV outputs the L level. However, at this time, the switch SW1 is off, so the output is the H level input to the buffer BF up to that point.
時刻T2でスイツチSW1がオン、SW2がオフ
になれば、今度はインバータINVのＬレベル
出力がバツフアBFに入力され、出力はＬレベ
ルになる。このときスイツチSW2はオフのため
バツフアBFのＬレベル出力はインバータINV
に印加されない。 When switch SW 1 is turned on and SW 2 is turned off at time T 2 , the L level output of inverter INV is input to buffer BF, and the output becomes L level. At this time, switch SW 2 is off, so the L level output of buffer BF is output from inverter INV.
is not applied.
時刻T3でスイツチSW2がオン、SW1がオフ
になれば、SW2を介してバツフアBFの出力Ｌ
がインバータINVに印加され、インバータ
INVからＨレベルが出力されるが、このとき
スイツチSW1はオフのため出力はバツフアBF
のそれまでの入力Ｌレベルとなる。 If switch SW 2 is turned on and SW 1 is turned off at time T 3 , the output L of buffer BF is output via SW 2 .
is applied to the inverter INV, and the inverter
H level is output from INV, but at this time switch SW 1 is off, so the output is buffer BF.
becomes the input L level up to that point.
時刻T4でスイツチSW1がオン、SW2がオフ
になると、インバータINVのＨレベル出力が
バツフアBFに入力され、出力はＨレベルにな
る。このときスイツチSW2はオフのためバツフ
アBFのＨレベル出力はインバータINVに印加
されることはない。 When the switch SW 1 is turned on and the switch SW 2 is turned off at time T4 , the H level output of the inverter INV is input to the buffer BF, and the output becomes H level. At this time, the switch SW2 is off, so the H level output of the buffer BF is not applied to the inverter INV.
このようにして、分周器の出力は、第３図ｂに
示す如く、スイツチSW1，SW2の制御クロツクの
１／２の周波数の分周出力を得る。 In this way, the output of the frequency divider obtains a divided output having a frequency of 1/2 of the control clock of the switches SW 1 and SW 2 , as shown in FIG. 3b.
ところで、この第３図ａに示すダイナミツク分
周器は、具体的には第４図に示す如く構成されて
いる。 By the way, the dynamic frequency divider shown in FIG. 3a is specifically constructed as shown in FIG. 4.
この第４図の回路において、第３図ａのインバ
ータINV、バツフアBF、スイツチSW1，SW2に
対応するところは同符号を付して示しているが、
その他に出力バツフアと、レベルシフト回路が設
けられている。 In the circuit of FIG. 4, the parts corresponding to the inverter INV, buffer BF, and switches SW 1 and SW 2 of FIG. 3a are designated with the same reference numerals.
Additionally, an output buffer and a level shift circuit are provided.
第４図の回路は、インバータINVを使用して
いること、DCですべての回路が直結されている
こと、等のために、インバータINV出力から
FETのスイツチSW1、バツフアBF、FETのスイ
ツチSW2を経由して再びインバータINVにもど
つてくるとき、DCレベルがインバータがうまく
動作するようにレベルシフト量を合わせる必要が
ありレベルシフト回路が使用される。 The circuit in Figure 4 uses an inverter INV, and all circuits are directly connected with DC, so the inverter INV output is
When the DC level returns to the inverter INV via FET switch SW 1 , buffer BF, and FET switch SW 2 , it is necessary to match the level shift amount so that the inverter operates properly, so a level shift circuit is used. be done.
ところで、第４図の回路では、インバータ
INVを使用し、そのFETのソースはアースに固
定されているため、ゲート入力DCレベルはそれ
に対し高精度にDCレベルが制御されなければな
らない。したがつて外部より与える電源および入
力のオフセツトに対し、この回路は非常に敏感
で、これらの変動に弱かつた。例えば入力オフセ
ツトを変えると動作周波数が変り、また入力パワ
ーが増大すると動作点が変動し分周しなくなる等
の現象が起るという問題があつた。
By the way, in the circuit shown in Figure 4, the inverter
Since INV is used and the source of the FET is fixed to ground, the gate input DC level must be controlled with high precision. Therefore, this circuit is very sensitive to externally applied power supply and input offsets, and is vulnerable to these fluctuations. For example, when the input offset is changed, the operating frequency changes, and when the input power increases, the operating point changes and frequency division becomes impossible.
本発明の目的は、このような問題の生じない、
安定に動作するダイナミツク分周器を提供するこ
とである。 The purpose of the present invention is to avoid such problems,
An object of the present invention is to provide a dynamic frequency divider that operates stably.
前記目的を達成するため、本発明では、第１図
に示す如く、差動増幅器１をインバータ部分とし
て使用し、スイツチSW1、バツフア３、スイツチ
SW2、差動増幅器１の分周ループと、スイツチ
SW1′、バツフア２、スイツチSW2′、差動増幅器
１の分周ループの２重構成とする。
In order to achieve the above object, the present invention uses a differential amplifier 1 as an inverter part, as shown in FIG.
SW 2 , the frequency division loop of differential amplifier 1 and the switch
The frequency dividing loop of SW 1 ′, buffer 2, switch SW 2 ′, and differential amplifier 1 has a double configuration.
これによりスイツチSW1，SW1′に周波数の
入力信号Ｃを印加し、スイツチSW2，SW2′に同
じく入力信号を印加すれば、それぞれ出力端子
Ｑ，より（／２）の分周出力を得る。そして
差動増幅器１の出力端から出た信号がラインl2，
l2′を経由してラインl1，l1′により入力端にもど
るとき、多少DCレベルが変動しても、差動増幅
器１では正逆信号のDCレベルは、同様に相対的
に変動している。差動増幅器１は電源電圧の状態
よりも基準電圧に対し入力電圧が上か下かという
ことで動作するので、電源電圧が変動しても正確
に動作する。
As a result, if a frequency input signal C is applied to the switches SW 1 and SW 1 ', and the same input signal is applied to the switches SW 2 and SW 2 ', a frequency divided output of (/2) will be obtained from the output terminal Q, respectively. obtain. Then, the signal output from the output terminal of differential amplifier 1 is connected to line l 2 ,
Even if the DC level fluctuates slightly when returning to the input terminal via the lines l 1 and l 1 ' via l 2 ', the DC levels of the forward and reverse signals in differential amplifier 1 do not relatively fluctuate in the same way. ing. Since the differential amplifier 1 operates depending on whether the input voltage is above or below the reference voltage, rather than the state of the power supply voltage, it operates accurately even if the power supply voltage fluctuates.
本発明の一実施例を第２図により説明する。 An embodiment of the present invention will be explained with reference to FIG.
第２図において、第１図と同一符号部分は同一
部分を示す。 In FIG. 2, the same reference numerals as in FIG. 1 indicate the same parts.
差動増幅器１には、レベルシフト回路４，５が
設けられている。差動増幅器１のFET3は定電流
回路として作用し、FET1の出力がレベルシフト
回路４に入力し、そのレベルシフト用ダイオード
の出力が第３図におけるインバータ端子出力に相
当する。そしてこのレベルシフト回路４の出力が
ラインl2を経由してスイツチSW1に伝達され、ス
イツチSW1の出力がバツフア３に入力される。そ
してこのバツフア３の出力はスイツチSW2を経由
して差動増幅器１のFET1に戻される。 The differential amplifier 1 is provided with level shift circuits 4 and 5. FET3 of differential amplifier 1 acts as a constant current circuit, the output of FET1 is input to level shift circuit 4, and the output of the level shift diode corresponds to the inverter terminal output in FIG. The output of the level shift circuit 4 is transmitted to the switch SW 1 via the line l 2 , and the output of the switch SW 1 is input to the buffer 3 . The output of this buffer 3 is then returned to the FET1 of the differential amplifier 1 via the switch SW2.
差動増幅器１のFET2の出力は、レベルシフト
回路５に入力し、レベルシフト用ダイオードの出
力がラインl2′を経由してスイツチSW1′に伝達さ
れ、スイツチSW1′の出力がバツフア２に入力さ
れる。そしてこのバツフア２の出力はスイツチ
SW2′を経由して差動増幅器１のFET2に戻され
る。 The output of FET2 of the differential amplifier 1 is input to the level shift circuit 5, the output of the level shift diode is transmitted to the switch SW1 ' via the line l2 ', and the output of the switch SW1 ' is input to the buffer 2. is input. And the output of this buffer 2 is the switch
It is returned to FET2 of differential amplifier 1 via SW2 '.
そしてスイツチSW1，SW1′に周波数の信号
Ｃを印加し、スイツチSW2，SW2′に信号を印
加すれば、出力端子Ｑ，より／２の周波数
の、互に逆相の出力を得る。 Then, by applying the frequency signal C to the switches SW 1 and SW 1 ′, and applying the signals to the switches SW 2 and SW 2 ′, outputs with a frequency of /2 from the output terminal Q and mutually opposite phases are obtained. .
なお前記説明はGaAs基板を使用した例につい
て説明したが、勿論本発明はこれのみに限定され
るものではなく、他の基板、例えばSiを使用して
もよい。 Note that although the above description has been made with respect to an example using a GaAs substrate, the present invention is of course not limited to this, and other substrates, such as Si, may be used.
本発明の回路を利用するとAu／WSiセルフア
ライメント・ゲート・プロセスを用いたIC（ゲー
ト長1μm）のシミユレーシヨンでは、8GHZの分
周ができることがわかつた。 It was found that by using the circuit of the present invention, it was possible to divide the frequency of 8 GHZ in a simulation of an IC (gate length 1 μm) using the Au/WSi self-aligned gate process.
本発明によれば、インバータ回路に代り差動増
幅器を使用したので、電源変動に強い、広帯域に
分周できるダイナミツク分周器を得ることができ
る。
According to the present invention, since a differential amplifier is used instead of an inverter circuit, it is possible to obtain a dynamic frequency divider that is resistant to power supply fluctuations and capable of frequency division over a wide band.
第１図は本発明の原理図、第２図は本発明の一
実施例、第３図はダイナミツク分周器の説明図、
第４図は従来のダイナミツク分周器を示す。
１……差動増幅器、２，３……バツフア、４，
５……レベルシフト回路。
FIG. 1 is a diagram of the principle of the present invention, FIG. 2 is an embodiment of the present invention, and FIG. 3 is an explanatory diagram of a dynamic frequency divider.
FIG. 4 shows a conventional dynamic frequency divider. 1... Differential amplifier, 2, 3... Buffer, 4,
5...Level shift circuit.
Claims (1)
オフ制御し、バツフア部分より出力を得る差動型
ダイナミツク分周器において、 差動増幅器１と、 前記差動増幅器１の同相出力を第１のスイツチ
ング部SW1′を介して第１バツフア２に接続し、 前記差動増幅器１の逆相出力を第２のスイツチ
ング部SW1を介して第２バツフア３に接続し、 前記第１バツフア２の出力側を第３のスイツチ
ング部SW2′を介して前記差動増幅器１の負側の
入力端に接続し、 前記第２バツフア３の出力側を第４のスイツチ
ング部SW2を介して前記差動増幅器１の正側の入
力端に接続したことを特徴とする差動型ダイナミ
ツク分周器。[Claims] 1. Turning on and off a plurality of switching elements in opposite phases to each other.
In a differential type dynamic frequency divider that performs off control and obtains an output from a buffer section, a differential amplifier 1 and the in-phase output of the differential amplifier 1 are sent to a first buffer 2 via a first switching section SW1'. the negative phase output of the differential amplifier 1 is connected to the second buffer 3 via the second switching section SW 1 , and the output side of the first buffer 2 is connected via the third switching section SW 2 '. and connected to the negative input terminal of the differential amplifier 1, and the output side of the second buffer 3 is connected to the positive input terminal of the differential amplifier 1 via a fourth switching section SW2 . A differential dynamic frequency divider featuring:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61215084A JPS6370615A (en) | 1986-09-12 | 1986-09-12 | Differential type dynamic frequency divider |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61215084A JPS6370615A (en) | 1986-09-12 | 1986-09-12 | Differential type dynamic frequency divider |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6370615A JPS6370615A (en) | 1988-03-30 |
| JPH0434326B2 true JPH0434326B2 (en) | 1992-06-05 |
Family
ID=16666484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61215084A Granted JPS6370615A (en) | 1986-09-12 | 1986-09-12 | Differential type dynamic frequency divider |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6370615A (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2836816B2 (en) * | 1987-07-03 | 1998-12-14 | 日本電信電話株式会社 | Divider circuit |
| JP2564915B2 (en) * | 1988-09-30 | 1996-12-18 | 日本電気株式会社 | Divider circuit |
| JP4856458B2 (en) * | 2006-03-28 | 2012-01-18 | 富士通株式会社 | High-speed dynamic frequency divider |
-
1986
- 1986-09-12 JP JP61215084A patent/JPS6370615A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6370615A (en) | 1988-03-30 |
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