JPH0434180B2 - - Google Patents
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- JPH0434180B2 JPH0434180B2 JP58056714A JP5671483A JPH0434180B2 JP H0434180 B2 JPH0434180 B2 JP H0434180B2 JP 58056714 A JP58056714 A JP 58056714A JP 5671483 A JP5671483 A JP 5671483A JP H0434180 B2 JPH0434180 B2 JP H0434180B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【発明の詳細な説明】
〓発明の技術分野〓
本発明は、メモリ装置やデータ伝送システムな
どにおけるパリテイあるいはECC等のエラーチ
エツク機能のテストにおいて選択的に擬似エラー
原因を設定し、エラーチエツク機能により検出さ
れたエラーが、擬似的に設定されたエラーに対応
するものか、あるいは自然発生的に生じたエラー
であるかを容易に判定できかつ擬似エラー原因の
設定、解消が容易に制御できる簡単な手段をそな
えたエラーチエツク機能のテスト制御方式に関す
る。[Detailed Description of the Invention] 〓Technical Field of the Invention〓 The present invention selectively sets pseudo-error causes in testing error check functions such as parity or ECC in memory devices, data transmission systems, etc. A simple method that allows you to easily determine whether a detected error corresponds to a pseudo-set error or a naturally occurring error, and that allows you to easily control the setting and resolution of pseudo-error causes. This invention relates to a test control method for an error check function equipped with a means.
〓技術の背景〓
データ処理システムあるいはデータ通信システ
ムでは、データを蓄積したり伝送したりする際に
エラーが生じる可能性があるため、パリテイある
いはECC（誤り訂正符号）方式などによるデータ
チエツクを行なつている。しかし、データチエツ
ク機能自体にも障害が起る可能性があり、その場
合には正当なデータチエツクができなくなつて、
処理不能や誤処理をひき起すことになる。〓Technical background〓 In data processing systems or data communication systems, errors may occur when storing or transmitting data, so data checks are performed using parity or ECC (error correction code) methods. ing. However, there is a possibility that a failure may occur in the data check function itself, and in that case, legitimate data checks may no longer be possible.
This may lead to inability to process or incorrect processing.
このような場合のため、従来はデータチエツク
機能をテストする手段を設けており、強制的にあ
るいは擬似的にデータエラーを発生させて、その
結果検出されたデータエラーの状態を調べ、その
結果によりデータチエツク機能が正常であるか否
かを検出する方法をとつている。この方法による
と、データチエツク機能の障害は、正常データを
エラーデータと判定したかあるいはエラーデータ
を正常データと判定したかにより検出される。 For cases like this, conventional methods have been provided to test the data check function by forcibly or pseudo-generating a data error, checking the state of the data error detected as a result, and checking the result. A method is used to detect whether the data check function is normal or not. According to this method, a failure in the data check function is detected based on whether normal data is determined to be error data or error data is determined to be normal data.
ところで、強制的にデータエラーを発生させる
ためには、エラー原因をつくる、すなわち障害状
態を擬似的に設定する必要がある。しかし、この
原因は、エラーを発生させた後、直ちに解消され
なければならない。さもないと、エラー原因が解
消されるまで、データエラーは連続して発生され
不都合が生じる。たとえばメモリのECCエラー
チエツクの場合、メモリ上にデータと命令があつ
て、擬似的にエラー原因を設定し、あるデータに
エラーを発生させると、その後読み出される命令
にもエラーが導入され、システムは暴走状態とな
つてしまう。そのため、データエラーを発生させ
た後、直ちに上述したようにエラー原因の解消を
行なわないと、データエラーチエツク機能のテス
ト自体が不可能となる。 By the way, in order to forcefully generate a data error, it is necessary to create the cause of the error, that is, to set a pseudo failure state. However, this cause must be eliminated immediately after the error occurs. Otherwise, data errors will continue to occur and cause inconvenience until the cause of the error is eliminated. For example, in the case of a memory ECC error check, if there is data and an instruction in the memory, and a pseudo error cause is set, and an error occurs in the data, an error will also be introduced in the instructions that are subsequently read, and the system will It becomes a state of out-of-control behavior. Therefore, unless the cause of the error is eliminated as described above immediately after a data error occurs, the data error check function itself cannot be tested.
しかし、擬似データエラーを発生させた後、直
ちにエラー原因を解消すると、今度は検出された
データエラーが、故意に発生されたものが否かの
判定が不可能となる。そこで、エラー原因設定後
直ちにリセツトされる擬似エラー原因設定回路
と、テスト用ソフトウエアにより原因識別がなさ
れるまではリセツトされない擬似エラー原因設定
表示回路とが必要になる。 However, if the cause of the error is immediately eliminated after a pseudo data error has occurred, it becomes impossible to determine whether or not the detected data error was intentionally generated. Therefore, a pseudo error cause setting circuit that is reset immediately after setting the error cause, and a pseudo error cause setting display circuit that is not reset until the cause is identified by test software are required.
第１図に、上述したデータエラーチエツク機能
をそなえた従来のテスト制御回路の例を示す。同
図において、１はメモリ、２はECCチエツク回
路、３はエラー検出回路、４はECCエラー原因
表示回路、５は擬似エラー原因設定回路、６は擬
似エラー原因設定表示回路、７は擬似エラー発生
用の俳他的ORゲート、８はデータ線、９は割込
み信号線、１０は擬似エラー設定信号線、１１は
エラー原因表示リセツト信号線、１２は擬似エラ
ー原因表示読取り信号線を示す。なお回路４，
５，６はそれぞれフリツプフロツプで構成するこ
とができる。 FIG. 1 shows an example of a conventional test control circuit equipped with the above-mentioned data error checking function. In the figure, 1 is a memory, 2 is an ECC check circuit, 3 is an error detection circuit, 4 is an ECC error cause display circuit, 5 is a pseudo error cause setting circuit, 6 is a pseudo error cause setting display circuit, and 7 is a pseudo error occurrence 8 is a data line, 9 is an interrupt signal line, 10 is a pseudo error setting signal line, 11 is an error cause display reset signal line, and 12 is a pseudo error cause display read signal line. Note that circuit 4,
5 and 6 can each be constructed from flip-flops.
通常動作モード時には、回路５，６はリセツト
（OFF）状態にあり、擬似エラー発生用の俳他的
ORゲート７は機能せず、メモリ１から読み出さ
れたデータ線８上のデータビツトは、直接、
ECCチエツク回路２によりチエツクされる。 In the normal operation mode, circuits 5 and 6 are in the reset (OFF) state, and the circuits 5 and 6 are in the reset (OFF) state, and the
The OR gate 7 does not function and the data bits on the data line 8 read from the memory 1 are directly
It is checked by the ECC check circuit 2.
ECCチエツク回路２、エラー検出回路３、
ECCエラー原因表示回路４が、全体でエラーチ
エツク機能を果す。ECCエラー原因表示回路４
はデータが正常である限り“０”を出力し、エラ
ー検出回路３がデータエラーを検出したときON
に設定され“１”を出力する。この回路４の
“１”出力は、ECCエラー発生をCPUに知らせる
割込み信号となる。 ECC check circuit 2, error detection circuit 3,
The ECC error cause display circuit 4 performs an error checking function as a whole. ECC error cause display circuit 4
outputs “0” as long as the data is normal, and turns ON when error detection circuit 3 detects a data error.
is set and outputs “1”. The "1" output from this circuit 4 becomes an interrupt signal that notifies the CPU of the occurrence of an ECC error.
テストモード時には、擬似エラー原因設定回路
５および擬似エラー原因設定表示回路６は、
CPUにより信号線１０を介してONに設定され
る。この結果、俳他的ORゲート７に“１”が入
力され、ゲート７が擬似的なエラー発生原因とな
つて、データ線８中の特定のデータビツトの値が
反転され、強制的にデータエラーが生成される。
このため、ECCチエツク回路およびエラー検出
回路３はデータエラーを検出し、ECCエラー原
因表示回路４をONに設定し、ECCエラー発生を
表示する。回路４から“１”が出力されると、直
ちに擬似エラー原因設定回路５はリセツトされ、
ゲート７に“０”が入力されて、そのエラー発生
機能は停止される。したがつて、以後、メモリ１
から読み出されるデータあるいは命令には、擬似
エラーが導入されることがない。 In the test mode, the pseudo error cause setting circuit 5 and the pseudo error cause setting display circuit 6,
It is set to ON via the signal line 10 by the CPU. As a result, "1" is input to the arithmetical OR gate 7, which causes the gate 7 to generate a pseudo error, inverting the value of a specific data bit in the data line 8, and forcing a data error. is generated.
Therefore, the ECC check circuit and error detection circuit 3 detects a data error, sets the ECC error cause display circuit 4 to ON, and displays the occurrence of an ECC error. When "1" is output from the circuit 4, the pseudo error cause setting circuit 5 is immediately reset.
"0" is input to the gate 7, and the error generating function is stopped. Therefore, from now on, memory 1
No spurious errors are introduced into the data or instructions read from the .
ECCエラー発生割込みを受け付けたCPUは、
割込み原因を調べるため、信号線１２を介して擬
似エラー原因設定表示回路６の状態を読み取り、
ECCエラーが、擬似エラーであるか、自然発生
的エラーであるかを識別する処理を行なう。
CPUは、識別処理終了後に、信号線１１を介し
て回路６をリセツトする。 The CPU that accepted the ECC error interrupt will
In order to investigate the cause of the interrupt, the state of the pseudo error cause setting display circuit 6 is read via the signal line 12,
Performs processing to identify whether an ECC error is a pseudo error or a naturally occurring error.
After the identification process is completed, the CPU resets the circuit 6 via the signal line 11.
以家のテスト制御回路の欠点は、擬似エラー原
因を設定する際に、２つの回路５，６を同時に
ONに設定しなければならず、回路が複雑化し、
また設定エラーを生じる可能性があることであ
る。 The disadvantage of Ike's test control circuit is that when setting the pseudo error cause, two circuits 5 and 6 must be operated at the same time.
It has to be set to ON, which complicates the circuit.
Also, there is a possibility that a setting error may occur.
〓発明の目的および構成〓
本発明の目的は、エラーチエツク機能のテスト
制御回路を簡単化するとともに、動作の信頼性を
向上させることにある。Object and Configuration of the Invention An object of the invention is to simplify the test control circuit for the error check function and to improve the reliability of its operation.
データのエラーをチエツクするエラーチエツク
手段と、該エラーチエツク手段から出力されるエ
ラー検出信号に基づいて処理装置に対し割込み信
号を発生するエラー表示手段とをそなえたデータ
処理システムにおいて、上記エラーチエツク手段
によつてエラー検出され得る擬似エラーデータを
データ中に生成する手段と、該生成手段を作動す
るとともに擬似エラー原因設定状態を表示する擬
似エラー原因設定表示手段と、該生成手段の作動
を上記エラー表示手段からの割込み信号に基づい
て抑止する手段と処理装置からの指示により、上
記エラー表示手段４の割込み信号発生状態および
上記擬似エラー原因設定表示手段６の擬似エラー
原因設定状態をそれぞれリセツトする手段１１
と、を設け、上記エラーチエツク手段がエラーを
検出することによつて上記エラー表示手段から発
生される割込み信号を利用して上記抑止手段を即
時的に作動させ、擬似エラーを抑止することを特
徴とする。 In a data processing system comprising an error check means for checking data errors, and an error display means for generating an interrupt signal to a processing device based on an error detection signal output from the error check means, the error check means means for generating pseudo error data in the data that can be detected as an error; pseudo error cause setting display means for activating the generating means and displaying a pseudo error cause setting state; Means for inhibiting based on the interrupt signal from the display means and means for resetting the interrupt signal generation state of the error display means 4 and the pseudo error cause setting state of the pseudo error cause setting display means 6 according to instructions from the processing device. 11
and, when the error checking means detects an error, the interrupt signal generated from the error display means is used to immediately activate the suppressing means to suppress pseudo errors. shall be.
〓発明の実施例〓
以下に、本発明の詳細を実施例にしたがつて説
明する。〓Examples of the Invention〓 The details of the present invention will be described below with reference to Examples.
第２図は、本発明実施例のエラーチエツク機能
テスト制御回路の構成図である。図中、１はメモ
リ、２はECCチエツク回路、３はエラー検出回
路、４はECCエラー原因表示回路、６は擬似エ
ラー原因設定表示回路、７は擬似エラー発生用排
他的ORゲート、８はデータ線、９は割込み信号
線、１０は擬似エラー設定信号線、１１はエラー
原因表示リセツト信号線、１２は擬似エラー原因
表示読取り信号線、１３は抑止回路を示す。 FIG. 2 is a block diagram of an error check function test control circuit according to an embodiment of the present invention. In the figure, 1 is memory, 2 is an ECC check circuit, 3 is an error detection circuit, 4 is an ECC error cause display circuit, 6 is a pseudo error cause setting display circuit, 7 is an exclusive OR gate for pseudo error generation, and 8 is data 9 is an interrupt signal line, 10 is a pseudo error setting signal line, 11 is an error cause display reset signal line, 12 is a pseudo error cause display read signal line, and 13 is a suppression circuit.
また、第３図は、第２図中に乃至で示す回
路各部の信号のタイミングを示す。 Further, FIG. 3 shows the timing of signals of each part of the circuit shown in FIG. 2.
次に、第３図を参照して第２図の実施例回路の
動作機能を説明する。 Next, the operational functions of the embodiment circuit of FIG. 2 will be explained with reference to FIG.
通常動作モードにおいては、擬似エラー原因設
定表示回路６はリセツト（OFF）状態にあり、
信号，は“０”レベルにあるので、擬似エラ
ー発生用排他的ORゲート７は機能せず、メモリ
１から読み出されたデータ線８上のデータは、そ
のままECCチエツク回路に入り、自然発生的な
エラーのチエツクが行なわれる。 In the normal operation mode, the pseudo error cause setting display circuit 6 is in a reset (OFF) state.
Since the signal , is at the "0" level, the exclusive OR gate 7 for pseudo-error generation does not function, and the data read out from the memory 1 on the data line 8 enters the ECC check circuit as it is, and is automatically detected. A check is made for errors.
テストモードにおいては、CPUから信号線１
０を介して擬似エラー原因設定表示回路６に擬似
エラー設定信号が印加され、回路６はONにセ
ツトされる。このため、信号は“１”となり、
他方、初期状態ではリセツトされているECCエ
ラー原因表示回路４の出力である割込み信号が
“０”であることにより、抑止回路１３は、信号
を抑止せずに排他的ORゲート７へ送る。この
結果、ゲート７は機能化され、データ線８上のビ
ツトの値を反転して、強制的にエラー状態を生成
する。 In test mode, from the CPU to signal line 1
A pseudo error setting signal is applied to the pseudo error cause setting display circuit 6 through 0, and the circuit 6 is set to ON. Therefore, the signal becomes “1”,
On the other hand, since the interrupt signal output from the ECC error cause display circuit 4, which is reset in the initial state, is "0", the suppression circuit 13 sends the signal to the exclusive OR gate 7 without suppressing the signal. As a result, gate 7 is activated and inverts the value of the bit on data line 8, forcing an error condition.
したがつて、ECCチエツク回路２およびエラ
ー検出回路３はエラーを検出し、検出信号によ
りECCエラー原因表示回路４をONにセツトす
る。これにより、割込み信号は“１”となり、
CPUに通知される一方、抑止回路１３にも印加
される。このため、抑止回路１３は、擬似エラー
原因設定表示回路６の出力信号を禁止し、信号
を“０”Ｎ戻して、ゲート７による擬似的なエ
ラー生成機能を停止させる。 Therefore, the ECC check circuit 2 and the error detection circuit 3 detect the error and set the ECC error cause display circuit 4 to ON based on the detection signal. As a result, the interrupt signal becomes “1”,
While being notified to the CPU, it is also applied to the suppression circuit 13. Therefore, the suppression circuit 13 inhibits the output signal of the pseudo error cause setting display circuit 6, returns the signal to "0", and stops the pseudo error generation function by the gate 7.
このとき、割込み信号を受付けたCPUは、
擬似エラー原因設定表示回路６の状態を、信号線
１２を介して読み取り、エラー原因が擬似的なも
のであること、すなわち信号の“１”を識別し
てから、信号線１１を介して、エラー原因表示リ
セツト信号を回路４，６に印加し、それぞれ
OFFにリセツトする。この結果、テストモード
は解除され、信号は“０”となるので、以後
ECCチエツク回路２等によりエラーが検出され
ても、CPUはこれを自然発生的エラーとして識
別するようになる。 At this time, the CPU that accepted the interrupt signal will
The state of the pseudo error cause setting display circuit 6 is read via the signal line 12, and after identifying that the error cause is pseudo, that is, the signal is "1", the error is detected via the signal line 11. Apply the cause display reset signal to circuits 4 and 6, and
Reset to OFF. As a result, the test mode is canceled and the signal becomes "0", so from now on,
Even if an error is detected by the ECC check circuit 2 or the like, the CPU will identify this as a spontaneous error.
なお、本発明は任意のエラーチエツク機能のテ
スト制御に適用することができる。 Note that the present invention can be applied to test control of any error check function.
〓発明の効果〓
以上述べたように、本発明によれば、テストモ
ード時に設定される回路が擬似エラー原因設定表
示回路のみとなるため、従来方式にくらべて設定
ミスが生じる可能性を減少させることができ、信
頼性が向上するとともに、回路の簡単化とハード
量の節減とを図ることができる。〓Effects of the Invention〓 As described above, according to the present invention, the only circuit that is set during the test mode is the pseudo-error cause setting display circuit, which reduces the possibility of a setting error occurring compared to the conventional method. It is possible to improve reliability, simplify the circuit, and reduce the amount of hardware.
第１図は従来のエラーチエツク機能テスト制御
回路の構成図、第２図は本発明実施例のエラーチ
エツク機能テスト制御回路の構成図、第３図は同
実施例回路のタイミング図である。
図中、１はメモリ、２はECCチエツク回路、
３はエラー検出回路、４はECCエラー原因表示
回路、６は擬似エラー原因設定表示回路、７は擬
似エラー発生用排他的ORゲート、１３は抑止回
路を表す。
FIG. 1 is a block diagram of a conventional error check function test control circuit, FIG. 2 is a block diagram of an error check function test control circuit according to an embodiment of the present invention, and FIG. 3 is a timing diagram of the same embodiment. In the figure, 1 is memory, 2 is ECC check circuit,
3 is an error detection circuit, 4 is an ECC error cause display circuit, 6 is a pseudo error cause setting display circuit, 7 is an exclusive OR gate for pseudo error generation, and 13 is a suppression circuit.
Claims (1)
ク手段３と、該エラーチエツク手段３から出力さ
れるエラー検出信号に基づいて処理装置に対し割
込み信号を発生するエラー表示手段４とをそなえ
たデータ処理システムにおいて、上記エラーチエ
ツク手段３によつてエラーが検出され得る擬似エ
ラーデータをデータ中に生成する手段５と、該生
成手段５を作動するとともに擬似エラー原因設定
状態を表示する擬似エラー原因設定表示手段６
と、該生成手段の作動を上記エラー表示手段４か
らの割込み信号に基づいて抑止する手段と処理装
置からの指示により、上記エラー表示手段４の割
込み信号発生状態および上記擬似エラー原因設定
表示手段６の擬似エラー原因設定状態をそれぞれ
リセツトする手段１１と、を設け、上記エラーチ
エツク手段３がエラーを検出することによつて上
記エラー表示手段４から発生される割込み信号を
利用して上記抑止手段を即時的に作動させ、擬似
エラーを抑止することを特徴とするエラーチエツ
ク機能のテスト制御方式。1. A data processing system comprising an error checking means 3 for checking data errors, and an error display means 4 for generating an interrupt signal to a processing device based on an error detection signal output from the error checking means 3, Means 5 for generating pseudo-error data in the data in which an error can be detected by the error checking means 3, and pseudo-error cause setting display means 6 for activating the generating means 5 and displaying the pseudo-error cause setting state.
and a means for inhibiting the operation of the generating means based on the interrupt signal from the error display means 4, and an instruction from the processing device to display the interrupt signal generation state of the error display means 4 and the pseudo error cause setting display means 6. and means 11 for resetting the pseudo error cause setting state of each of the pseudo error causes, and the suppressing means is activated by using an interrupt signal generated from the error displaying means 4 when the error checking means 3 detects an error. A test control method for an error check function characterized by immediate activation and suppression of pseudo errors.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58056714A JPS6017541A (en) | 1983-03-31 | 1983-03-31 | Test control system with error checking function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58056714A JPS6017541A (en) | 1983-03-31 | 1983-03-31 | Test control system with error checking function |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6017541A JPS6017541A (en) | 1985-01-29 |
| JPH0434180B2 true JPH0434180B2 (en) | 1992-06-05 |
Family
ID=13035145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58056714A Granted JPS6017541A (en) | 1983-03-31 | 1983-03-31 | Test control system with error checking function |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6017541A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2612951B2 (en) * | 1990-03-09 | 1997-05-21 | 富士通株式会社 | Operation check method of parity detection circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS567126A (en) * | 1979-06-28 | 1981-01-24 | Nec Corp | Initializing system |
-
1983
- 1983-03-31 JP JP58056714A patent/JPS6017541A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS567126A (en) * | 1979-06-28 | 1981-01-24 | Nec Corp | Initializing system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6017541A (en) | 1985-01-29 |
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