JPH04335729A - フレーム同期回路 - Google Patents
フレーム同期回路Info
- Publication number
- JPH04335729A JPH04335729A JP3133359A JP13335991A JPH04335729A JP H04335729 A JPH04335729 A JP H04335729A JP 3133359 A JP3133359 A JP 3133359A JP 13335991 A JP13335991 A JP 13335991A JP H04335729 A JPH04335729 A JP H04335729A
- Authority
- JP
- Japan
- Prior art keywords
- frame synchronization
- synchronization pattern
- threshold value
- threshold
- frame
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、ディジタル伝送装置
に使用されるフレーム同期回路に関するものである。
に使用されるフレーム同期回路に関するものである。
【０００２】
【従来の技術】図２は例えば「新幹線列車無線ディジタ
ル無線化通信システム」（第２３回鉄道におけるサイバ
ネティクス利用国内シンポジウム論文集Ｐ．６３１〜Ｐ
．６３５）に示された従来のフレーム同期方式を実現す
るフレーム同期回路を示すブロック図である。図におい
て、１は入力データである受信信号を１ビットずつシフ
トするシフトレジスタであり、フレーム同期パターンの
ビット数と同数の段数を有している。４はシフトレジス
タ１内のデータと正規のフレーム同期パターンとの比較
を行う比較部である。
ル無線化通信システム」（第２３回鉄道におけるサイバ
ネティクス利用国内シンポジウム論文集Ｐ．６３１〜Ｐ
．６３５）に示された従来のフレーム同期方式を実現す
るフレーム同期回路を示すブロック図である。図におい
て、１は入力データである受信信号を１ビットずつシフ
トするシフトレジスタであり、フレーム同期パターンの
ビット数と同数の段数を有している。４はシフトレジス
タ１内のデータと正規のフレーム同期パターンとの比較
を行う比較部である。
【０００３】次に動作について説明する。受信信号は、
受信クロックに同期して１ビットずつシフトレジスタ１
に入力される。比較部４は、シフトレジスタ１内のデー
タと正規のフレーム同期パターンとを、シフトレジスタ
１のシフトがあるごとに、すなわち受信信号が１ビット
入力されるごとに比較する。そして、これらの間の一致
ビット数を算出し、一致ビット数が所定のしきい値を超
えた場合にフレーム同期パターン一致信号を出力する。
受信クロックに同期して１ビットずつシフトレジスタ１
に入力される。比較部４は、シフトレジスタ１内のデー
タと正規のフレーム同期パターンとを、シフトレジスタ
１のシフトがあるごとに、すなわち受信信号が１ビット
入力されるごとに比較する。そして、これらの間の一致
ビット数を算出し、一致ビット数が所定のしきい値を超
えた場合にフレーム同期パターン一致信号を出力する。
【０００４】
【発明が解決しようとする課題】従来のフレーム同期回
路は以上のように構成されているので、回線品質によら
ず常に一定にしきい値を用いて判定を行うために、回線
品質の変動により誤同期または同期見逃しが発生する場
合があるという課題があった。
路は以上のように構成されているので、回線品質によら
ず常に一定にしきい値を用いて判定を行うために、回線
品質の変動により誤同期または同期見逃しが発生する場
合があるという課題があった。
【０００５】この発明は上記のような課題を解消するた
めになされたもので、入力データ中のフレーム同期パタ
ーン検出に用いられるしきい値が回線品質に応じた最適
な値となる、より信頼性の高いフレーム同期回路を得る
ことを目的とする。
めになされたもので、入力データ中のフレーム同期パタ
ーン検出に用いられるしきい値が回線品質に応じた最適
な値となる、より信頼性の高いフレーム同期回路を得る
ことを目的とする。
【０００６】
【課題を解決するための手段】この発明に係るフレーム
同期回路は、入力データを正規のフレーム同期パターン
と比較して、一致ビットがしきい値を越えた場合にフレ
ーム同期パターンを検出したと判定するとともに、フレ
ーム同期確立後、入力データの各フレームにおけるフレ
ーム同期パターン部を正規のフレーム同期パターンと比
較して一致ビット数を出力する比較部と、比較部が出力
した一致ビット数に応じてしきい値を修正するしきい値
算出部とを備えたものである。
同期回路は、入力データを正規のフレーム同期パターン
と比較して、一致ビットがしきい値を越えた場合にフレ
ーム同期パターンを検出したと判定するとともに、フレ
ーム同期確立後、入力データの各フレームにおけるフレ
ーム同期パターン部を正規のフレーム同期パターンと比
較して一致ビット数を出力する比較部と、比較部が出力
した一致ビット数に応じてしきい値を修正するしきい値
算出部とを備えたものである。
【０００７】
【作用】この発明におけるしきい値算出部は、フレーム
同期確立後に、入力データのフレーム同期パターン部と
正規のフレーム同期パターンとの相違を知ってしきい値
を修正し、次回のフレーム同期パターン検出に用いられ
るしきい値を最適な値とする。
同期確立後に、入力データのフレーム同期パターン部と
正規のフレーム同期パターンとの相違を知ってしきい値
を修正し、次回のフレーム同期パターン検出に用いられ
るしきい値を最適な値とする。
【０００８】
【実施例】以下、この発明の一実施例を図について説明
する。図１において、１は入力データを１ビットずつ入
力するシフトレジスタ、２はシフトレジスタ１内のデー
タを正規のフレーム同期パターンと比較する比較部、３
はしきい値を決定するしきい値算出部である。
する。図１において、１は入力データを１ビットずつ入
力するシフトレジスタ、２はシフトレジスタ１内のデー
タを正規のフレーム同期パターンと比較する比較部、３
はしきい値を決定するしきい値算出部である。
【０００９】次に動作について説明する。受信信号は、
受信クロックに同期して１ビットずつシフトレジスタ１
に入力される。比較部２は、シフトレジスタ１内のデー
タと正規のフレーム同期パターンとを、受信信号が１ビ
ットシフトレジスタ１に入力されるごとに比較する。そ
して、それらの間の一致ビットを算出し、一致ビット数
が、しきい値算出部３から与えられているしきい値を越
えた場合に、フレーム同期パターン一致信号を出力する
。
受信クロックに同期して１ビットずつシフトレジスタ１
に入力される。比較部２は、シフトレジスタ１内のデー
タと正規のフレーム同期パターンとを、受信信号が１ビ
ットシフトレジスタ１に入力されるごとに比較する。そ
して、それらの間の一致ビットを算出し、一致ビット数
が、しきい値算出部３から与えられているしきい値を越
えた場合に、フレーム同期パターン一致信号を出力する
。
【００１０】フレーム同期パターン一致信号にもとづい
て、同期判定部（図示せず）はフレーム同期確立の判定
を行う。フレーム同期が確立されたと判定されると、同
期確立状態を示す同期中信号と受信信号におけるフレー
ム同期パターンが存在する部分（フレーム同期パターン
部）を示すフレームタイミング信号が、しきい値算出部
３に入力される。
て、同期判定部（図示せず）はフレーム同期確立の判定
を行う。フレーム同期が確立されたと判定されると、同
期確立状態を示す同期中信号と受信信号におけるフレー
ム同期パターンが存在する部分（フレーム同期パターン
部）を示すフレームタイミング信号が、しきい値算出部
３に入力される。
【００１１】比較部２は、フレーム同期確立後に、シフ
トレジスタ１中のデータと正規のフレーム同期パターン
との比較を行い、一致ビット数をしきい値算出部３に出
力する。すなわち、比較部２は、フレームタイミング信
号を導入し、受信信号中のフレーム同期パターン部がシ
フトレジスタ１に設定されていることをフレームタイミ
ング信号によって認識すると、比較を行って一致ビット
数を出力する。従って、出力された一致ビット数は、同
期確立後の受信フレーム中のフレーム同期パターン部に
おける正規のフレーム同期パターンとの間の一致ビット
数を示している。
トレジスタ１中のデータと正規のフレーム同期パターン
との比較を行い、一致ビット数をしきい値算出部３に出
力する。すなわち、比較部２は、フレームタイミング信
号を導入し、受信信号中のフレーム同期パターン部がシ
フトレジスタ１に設定されていることをフレームタイミ
ング信号によって認識すると、比較を行って一致ビット
数を出力する。従って、出力された一致ビット数は、同
期確立後の受信フレーム中のフレーム同期パターン部に
おける正規のフレーム同期パターンとの間の一致ビット
数を示している。
【００１２】しきい値算出部３は、このときの一致ビッ
ト数にもとづいてしきい値を決定する。例えば、一致ビ
ット数が小さな値であるときには、回線品質は不良であ
るとみて、しきい値を下げる。一致ビット数が大きな値
であるときには、逆にしきい値を上げる。
ト数にもとづいてしきい値を決定する。例えば、一致ビ
ット数が小さな値であるときには、回線品質は不良であ
るとみて、しきい値を下げる。一致ビット数が大きな値
であるときには、逆にしきい値を上げる。
【００１３】このようにして修正されたしきい値は、比
較部２に与えられる。比較部２は、次回のフレーム同期
パターン検出時に修正されたしきい値を用いる。
較部２に与えられる。比較部２は、次回のフレーム同期
パターン検出時に修正されたしきい値を用いる。
【００１４】なお、上記実施例では、同期確立後、比較
部２が、フレームタイミング信号に従って一致ビット数
を出力するようにしたが、比較部２は、受信信号が１ビ
ット入力されるたびに一致ビット数を出力し、しきい値
算出部３が、フレームタイミング信号に従って、出力さ
れた一致ビット数のうち有効なもの（受信信号のフレー
ム同期パターン部がシフトレジスタ１に設定されたとき
のもの）を選択するようにしてもよい。
部２が、フレームタイミング信号に従って一致ビット数
を出力するようにしたが、比較部２は、受信信号が１ビ
ット入力されるたびに一致ビット数を出力し、しきい値
算出部３が、フレームタイミング信号に従って、出力さ
れた一致ビット数のうち有効なもの（受信信号のフレー
ム同期パターン部がシフトレジスタ１に設定されたとき
のもの）を選択するようにしてもよい。
【００１５】また、上記実施例では、比較部２が同期確
立後に受信信号と正規のフレーム同期パターンとの比較
を行う場合について説明したが、同期確立後には、別回
路が受信信号の各フレームにおけるフレーム同期パター
ン部と正規のフレーム同期パターンとの比較を行うよう
に構成してもよい。
立後に受信信号と正規のフレーム同期パターンとの比較
を行う場合について説明したが、同期確立後には、別回
路が受信信号の各フレームにおけるフレーム同期パター
ン部と正規のフレーム同期パターンとの比較を行うよう
に構成してもよい。
【００１６】
【発明の効果】以上のように、この発明によればフレー
ム同期回路を、同期確立後の受信信号における同期パタ
ーン部の、正規のフレーム同期パターンとの間の一致ビ
ット数を監視し、その一致ビット数に応じて同期パター
ン検出のためのしきい値を決定するように構成したので
、常に回線品質に適合したしきい値による同期パターン
検出が可能になり、誤同期や同期見逃しが少ないフレー
ム同期回路が得られる効果がある。
ム同期回路を、同期確立後の受信信号における同期パタ
ーン部の、正規のフレーム同期パターンとの間の一致ビ
ット数を監視し、その一致ビット数に応じて同期パター
ン検出のためのしきい値を決定するように構成したので
、常に回線品質に適合したしきい値による同期パターン
検出が可能になり、誤同期や同期見逃しが少ないフレー
ム同期回路が得られる効果がある。
【図１】この発明の一実施例によるフレーム同期回路を
示すブロック図である。
示すブロック図である。
【図２】従来のフレーム同期回路を示すブロック図であ
る。
る。
１ シフトレジスタ
２ 比較部
３ しきい値算出部
Claims (1)
- 【請求項１】 フレーム化されたディジタルデータを
入力してフレーム同期パターンを検出するフレーム同期
回路において、入力データを正規のフレーム同期パター
ンと比較して、一致ビット数がしきい値を超えた場合に
フレーム同期パターンを検出したと判定するとともに、
フレーム同期確立後、前記入力データの各フレームにお
けるフレーム同期パターン部を前記正規のフレーム同期
パターンと比較し一致ビット数を出力する比較部と、前
記比較部が出力した一致ビット数に応じて前記しきい値
を修正するしきい値演出部とを備えたことを特徴とする
フレーム同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3133359A JPH04335729A (ja) | 1991-05-10 | 1991-05-10 | フレーム同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3133359A JPH04335729A (ja) | 1991-05-10 | 1991-05-10 | フレーム同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04335729A true JPH04335729A (ja) | 1992-11-24 |
Family
ID=15102883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3133359A Pending JPH04335729A (ja) | 1991-05-10 | 1991-05-10 | フレーム同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04335729A (ja) |
-
1991
- 1991-05-10 JP JP3133359A patent/JPH04335729A/ja active Pending
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