JPH04325994A - メモリ出力制御回路 - Google Patents
メモリ出力制御回路Info
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- JPH04325994A JPH04325994A JP3095898A JP9589891A JPH04325994A JP H04325994 A JPH04325994 A JP H04325994A JP 3095898 A JP3095898 A JP 3095898A JP 9589891 A JP9589891 A JP 9589891A JP H04325994 A JPH04325994 A JP H04325994A
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- 230000003321 amplification Effects 0.000 claims description 11
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 11
- 238000005265 energy consumption Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
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- 230000007257 malfunction Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
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- 230000006870 function Effects 0.000 description 1
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- 230000004044 response Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ中から読
み出されたメモリ出力情報をパイプライン動作させ、高
速アクセスするようにしたメモリ出力制御回路に関する
ものである。
み出されたメモリ出力情報をパイプライン動作させ、高
速アクセスするようにしたメモリ出力制御回路に関する
ものである。
【０００２】
【従来の技術】半導体メモリのように、外部回路に対す
る電流駆動能力の大きいトランジスタで構成される出力
回路を複数個有する場合、これらの出力回路が同時に動
作することにより、電源線や接地線等のインダクタンス
に起因する大きな雑音が誘導される。その結果、データ
の誤書き込みなどの誤動作を引き起こすという問題があ
る。この問題を解決するものとして、従来、特開昭６３
−１１２８９３号公報に記載されるもののほか、例えば
図２のようなものがあった。
る電流駆動能力の大きいトランジスタで構成される出力
回路を複数個有する場合、これらの出力回路が同時に動
作することにより、電源線や接地線等のインダクタンス
に起因する大きな雑音が誘導される。その結果、データ
の誤書き込みなどの誤動作を引き起こすという問題があ
る。この問題を解決するものとして、従来、特開昭６３
−１１２８９３号公報に記載されるもののほか、例えば
図２のようなものがあった。
【０００３】図２は、従来のメモリ出力制御回路の一構
成例を示す構成ブロック図である。このメモリ出力制御
回路は、外部に設けられた図示しないメモリアレイから
読み出されたメモリ出力情報ＰＤの転送を、制御信号Ｐ
Ａ及び制御信号ＰＢによりそれぞれ相補的に入切する転
送ゲート１及び転送ゲート２を有し、その出力側には第
１の出力ラッチ３及び第２の出力ラッチ４が接続されて
いる。出力ラッチ３及び出力ラッチ４は、制御信号ＰＡ
及び制御信号ＰＢにより、転送ゲート１及び転送ゲート
２の各出力をそれぞれ保持してラッチ出力ＰＤＡ及びラ
ッチ出力ＰＤＢを出力する機能を有している。
成例を示す構成ブロック図である。このメモリ出力制御
回路は、外部に設けられた図示しないメモリアレイから
読み出されたメモリ出力情報ＰＤの転送を、制御信号Ｐ
Ａ及び制御信号ＰＢによりそれぞれ相補的に入切する転
送ゲート１及び転送ゲート２を有し、その出力側には第
１の出力ラッチ３及び第２の出力ラッチ４が接続されて
いる。出力ラッチ３及び出力ラッチ４は、制御信号ＰＡ
及び制御信号ＰＢにより、転送ゲート１及び転送ゲート
２の各出力をそれぞれ保持してラッチ出力ＰＤＡ及びラ
ッチ出力ＰＤＢを出力する機能を有している。
【０００４】一方、システムクロックＣＬＫに同期して
制御信号ＰＨＺを出力する中間電位制御部５を備え、そ
の制御信号ＰＨＺ、ラッチ出力ＰＤＡ及びラッチ出力Ｐ
ＤＢが出力バッファ６に接続されている。そして、シス
テムクロックＣＬＫに同期して制御信号ＰＡ，ＰＢ，Ｐ
Ｃを出力し、回路全体のパイプライン動作を制御するパ
イプライン制御部７が設けられている。
制御信号ＰＨＺを出力する中間電位制御部５を備え、そ
の制御信号ＰＨＺ、ラッチ出力ＰＤＡ及びラッチ出力Ｐ
ＤＢが出力バッファ６に接続されている。そして、シス
テムクロックＣＬＫに同期して制御信号ＰＡ，ＰＢ，Ｐ
Ｃを出力し、回路全体のパイプライン動作を制御するパ
イプライン制御部７が設けられている。
【０００５】次に、図３のタイムチャートを参照しつつ
動作を説明する。
動作を説明する。
【０００６】第１のリードサイクル開始時の時刻ｔｏに
おいて、システムクロックＣＬＫが立上ると、メモリア
レイ内部からメモリ出力情報ＰＤが転送される。すると
、時刻ｔ１でメモリ出力情報ＰＤ及び制御信号ＰＡが“
Ｈ”レベルとなり、制御信号ＰＢは“Ｌ”レベルとなる
。その結果、転送ゲート１はオン、転送ゲート２はオフ
となり、“Ｈ”レベルのメモリ出力情報ＰＤの情報は、
出力ラッチ３に入力して“Ｈ”レベルのラッチ出力ＰＤ
Ａが出力される。
おいて、システムクロックＣＬＫが立上ると、メモリア
レイ内部からメモリ出力情報ＰＤが転送される。すると
、時刻ｔ１でメモリ出力情報ＰＤ及び制御信号ＰＡが“
Ｈ”レベルとなり、制御信号ＰＢは“Ｌ”レベルとなる
。その結果、転送ゲート１はオン、転送ゲート２はオフ
となり、“Ｈ”レベルのメモリ出力情報ＰＤの情報は、
出力ラッチ３に入力して“Ｈ”レベルのラッチ出力ＰＤ
Ａが出力される。
【０００７】第２のリードサイクルが開始される時刻ｔ
２では、前サイクル（第１のリードサイクル）で出力ラ
ッチ３に取り込まれた“Ｈ”レベルのメモリ出力情報Ｐ
Ｄは、出力ラッチ３にラッチされたままであり、第２の
リードサイクルで、この情報は出力バッファ６より出力
される。その際、サイクル開始時の時刻ｔ２の時点で中
間電位制御部５から制御信号ＰＨＺが出力バッファ６へ
出力され、制御信号ＰＡが“Ｌ”レベル、制御信号ＰＢ
が“Ｈ”レベルになる時刻ｔ３まで、出力バッファ６の
出力Ｄｏｕｔはハイインピーダンス状態（中間電位）と
なる。
２では、前サイクル（第１のリードサイクル）で出力ラ
ッチ３に取り込まれた“Ｈ”レベルのメモリ出力情報Ｐ
Ｄは、出力ラッチ３にラッチされたままであり、第２の
リードサイクルで、この情報は出力バッファ６より出力
される。その際、サイクル開始時の時刻ｔ２の時点で中
間電位制御部５から制御信号ＰＨＺが出力バッファ６へ
出力され、制御信号ＰＡが“Ｌ”レベル、制御信号ＰＢ
が“Ｈ”レベルになる時刻ｔ３まで、出力バッファ６の
出力Ｄｏｕｔはハイインピーダンス状態（中間電位）と
なる。
【０００８】続く時刻ｔ３では、制御信号ＰＨＺが“Ｌ
”レベルに戻り、第１のリードサイクルで出力ラッチ３
に蓄えられた“Ｈ”レベルの情報が出力バッファ６より
出力されると同時に、制御信号ＰＡは“Ｌ”レベル、制
御信号ＰＢは“Ｈ”レベルとなるため、“Ｈ”レベルの
メモリ出力情報ＰＤは出力ラッチ４にラッチされる。こ
の“Ｈ”レベルの情報は、時刻ｔ４で開始される第３の
サイクルで出力されるため、出力ラッチ４に蓄積された
ままの状態となる。
”レベルに戻り、第１のリードサイクルで出力ラッチ３
に蓄えられた“Ｈ”レベルの情報が出力バッファ６より
出力されると同時に、制御信号ＰＡは“Ｌ”レベル、制
御信号ＰＢは“Ｈ”レベルとなるため、“Ｈ”レベルの
メモリ出力情報ＰＤは出力ラッチ４にラッチされる。こ
の“Ｈ”レベルの情報は、時刻ｔ４で開始される第３の
サイクルで出力されるため、出力ラッチ４に蓄積された
ままの状態となる。
【０００９】このように、従来では、各リードサイクル
毎に出力される出力バッファ６の出力Ｄｏｕｔに対して
、その出力に先立って該出力をハイインピーダンス状態
にすることにより、出力時の充放電電流のピーク値を低
減させて、ノイズ対策を行っていた。
毎に出力される出力バッファ６の出力Ｄｏｕｔに対して
、その出力に先立って該出力をハイインピーダンス状態
にすることにより、出力時の充放電電流のピーク値を低
減させて、ノイズ対策を行っていた。
【００１０】
【発明が解決しようとする課題】しかしながら、実際、
デバイスを使用したシステムでは、出力Ｄｏｕｔとして
常に異なる極性が連続して出力されることはほとんどな
く、同データが連続する場合のほうが多い。この様な場
合には、出力バッファ６の出力端子の充放電は行われず
、ハイインピーダンス状態にするノイズ対策は不要であ
るにもかかわらず、上記のメモリ出力制御回路では、毎
サイクルで出力バッファ６の出力Ｄｏｕｔをハイインピ
ーダンス状態にしている。これにより、無用なハイイン
ピーダンス制御動作などが行われるため、その分、消費
電力が増大し、しかも不要なノイズが発生するという問
題があった。
デバイスを使用したシステムでは、出力Ｄｏｕｔとして
常に異なる極性が連続して出力されることはほとんどな
く、同データが連続する場合のほうが多い。この様な場
合には、出力バッファ６の出力端子の充放電は行われず
、ハイインピーダンス状態にするノイズ対策は不要であ
るにもかかわらず、上記のメモリ出力制御回路では、毎
サイクルで出力バッファ６の出力Ｄｏｕｔをハイインピ
ーダンス状態にしている。これにより、無用なハイイン
ピーダンス制御動作などが行われるため、その分、消費
電力が増大し、しかも不要なノイズが発生するという問
題があった。
【００１１】本発明は前記従来技術の持っていた課題と
して、無用なハイインピーダンス制御動作により、消費
電力が増大し、かつ不要なノイズが発生するという点に
ついて解決したメモリ出力制御回路を提供するものであ
る。
して、無用なハイインピーダンス制御動作により、消費
電力が増大し、かつ不要なノイズが発生するという点に
ついて解決したメモリ出力制御回路を提供するものであ
る。
【００１２】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、外部のメモリからリードサイクル毎
に読出されたメモリ出力情報をパイプライン方式で保持
して第１及び第２のラッチ出力を出力する第１及び第２
の出力ラッチ手段と、前記第１及び第２の出力ラッチ手
段の出力側に接続され、予めハイインピーダンス化され
た出力信号を前記第１及び第２のラッチ出力に応じて変
化させて駆動出力する出力バッファとを、備えたメモリ
出力制御回路において、次のような手段を講じたもので
ある。
を解決するために、外部のメモリからリードサイクル毎
に読出されたメモリ出力情報をパイプライン方式で保持
して第１及び第２のラッチ出力を出力する第１及び第２
の出力ラッチ手段と、前記第１及び第２の出力ラッチ手
段の出力側に接続され、予めハイインピーダンス化され
た出力信号を前記第１及び第２のラッチ出力に応じて変
化させて駆動出力する出力バッファとを、備えたメモリ
出力制御回路において、次のような手段を講じたもので
ある。
【００１３】即ち、前記第１及び第２のラッチ出力の一
致、不一致を検出する検出手段と、前記各リードサイク
ルの開始時に前記検出手段の判定結果が不一致である場
合、前記出力信号をハイインピーダンス化する出力ハイ
インピーダンス手段とを、設けたものである。
致、不一致を検出する検出手段と、前記各リードサイク
ルの開始時に前記検出手段の判定結果が不一致である場
合、前記出力信号をハイインピーダンス化する出力ハイ
インピーダンス手段とを、設けたものである。
【００１４】第２の発明では、前記出力信号を所定の遅
延時間で遅延する出力タイミング手段を設け、前記検出
手段は、前記出力タイミング手段の出力と前記第１また
は第２のラッチ出力との一致、不一致を検出する構成に
したものである。
延時間で遅延する出力タイミング手段を設け、前記検出
手段は、前記出力タイミング手段の出力と前記第１また
は第２のラッチ出力との一致、不一致を検出する構成に
したものである。
【００１５】第３の発明では、前記第１及び第２の出力
ラッチ手段と出力バッファとの間に接続され、前記検出
手段の検出結果の一致時に前サイクルのメモリ出力情報
を一時保持するラッチ増幅手段を設けたものである。
ラッチ手段と出力バッファとの間に接続され、前記検出
手段の検出結果の一致時に前サイクルのメモリ出力情報
を一時保持するラッチ増幅手段を設けたものである。
【００１６】
【作用】第１の発明では、以上のようにメモリ出力制御
回路を構成したので、検出手段は、前サイクル及び次サ
イクルのメモリ情報の一致、不一致を検出し、各リード
サイクルの開始時に前記検出手段の判定結果が不一致で
ある場合、出力ハイインピーダンス手段は、出力信号を
ハイインピーダンス化する。これにより、前サイクル及
び次サイクルのメモリ情報が同一で連続している場合、
前記ハイインピーダンス化しないので、無用の回路動作
が防止される。
回路を構成したので、検出手段は、前サイクル及び次サ
イクルのメモリ情報の一致、不一致を検出し、各リード
サイクルの開始時に前記検出手段の判定結果が不一致で
ある場合、出力ハイインピーダンス手段は、出力信号を
ハイインピーダンス化する。これにより、前サイクル及
び次サイクルのメモリ情報が同一で連続している場合、
前記ハイインピーダンス化しないので、無用の回路動作
が防止される。
【００１７】第２の発明によれば、出力タイミング手段
は、出力信号を所定の遅延時間で遅延し、検出手段は、
前サイクルのメモリ出力情報とラッチされた次サイクル
のメモリ出力情報の一致、不一致を検出する。これによ
り現サイクルのメモリ出力情報がラッチされていた第１
または第２の出力ラッチを迅速に初期化できる。
は、出力信号を所定の遅延時間で遅延し、検出手段は、
前サイクルのメモリ出力情報とラッチされた次サイクル
のメモリ出力情報の一致、不一致を検出する。これによ
り現サイクルのメモリ出力情報がラッチされていた第１
または第２の出力ラッチを迅速に初期化できる。
【００１８】第３の発明では、ラッチ増幅手段は、前サ
イクルのメモリ出力情報と次サイクルのメモリ出力情報
が一致する場合、前サイクルのメモリ情報を保持するよ
うに働く。
イクルのメモリ出力情報と次サイクルのメモリ出力情報
が一致する場合、前サイクルのメモリ情報を保持するよ
うに働く。
【００１９】したがって、前記課題を解決できるのであ
る。
る。
【００２０】
【実施例】図１は、本発明の第１の実施例を示すメモリ
出力制御回路の構成ブロック図である。このメモリ出力
制御回路が図２の従来回路と異なる点は、第１のラッチ
出力ＰＤＡ及び第２のラッチ出力ＰＤＢの一致、不一致
を検出する検出手段８を設け、さらに、その出力側を従
来と構造の異なる中間電位制御部（出力ハイインピーダ
ンス手段）５ａの入力側に接続した点であり、その他の
構成要素出力ラッチ３、出力ラッチ４、出力バッファ６
、及びパイプライン制御部７等は、同一構成である。
出力制御回路の構成ブロック図である。このメモリ出力
制御回路が図２の従来回路と異なる点は、第１のラッチ
出力ＰＤＡ及び第２のラッチ出力ＰＤＢの一致、不一致
を検出する検出手段８を設け、さらに、その出力側を従
来と構造の異なる中間電位制御部（出力ハイインピーダ
ンス手段）５ａの入力側に接続した点であり、その他の
構成要素出力ラッチ３、出力ラッチ４、出力バッファ６
、及びパイプライン制御部７等は、同一構成である。
【００２１】ここで、検出手段８は、第１のラッチ出力
ＰＤＡ及び第２のラッチ出力ＰＤＢを入力とする排他的
論理和ゲート（以下、ＥＯＲという）８ａで構成され、
その検出信号ＰＨＺＣが中間電位制御部５ａの入力側に
接続されている。中間電位制御部５ａは、検出信号ＰＨ
ＺＣが接続されたインバータ５ａ−１と、該インバータ
５ａ−１の出力及びシステムクロックＣＬＫがそれぞれ
入力する２入力ＡＮＤゲート５ａ−２とで構成され、制
御信号ＰＨＺを出力バッファ６へ出力する回路である。
ＰＤＡ及び第２のラッチ出力ＰＤＢを入力とする排他的
論理和ゲート（以下、ＥＯＲという）８ａで構成され、
その検出信号ＰＨＺＣが中間電位制御部５ａの入力側に
接続されている。中間電位制御部５ａは、検出信号ＰＨ
ＺＣが接続されたインバータ５ａ−１と、該インバータ
５ａ−１の出力及びシステムクロックＣＬＫがそれぞれ
入力する２入力ＡＮＤゲート５ａ−２とで構成され、制
御信号ＰＨＺを出力バッファ６へ出力する回路である。
【００２２】図４は図１のタイムチャートであり、この
図を参照しつつ本実施例の動作を説明する。
図を参照しつつ本実施例の動作を説明する。
【００２３】第１のリードサイクル開始時の時刻Ｔ０に
おいて、システムクロックＣＬＫが立ち上がると、これ
に同期してメモリアレイ内部からメモリ出力情報ＰＤが
転送され、時刻Ｔ１でメモリ出力情報ＰＤが“Ｈ”レベ
ルなる。時刻Ｔ１付近で制御信号ＰＡは“Ｈ”レベルに
、制御信号ＰＢは“Ｌ”レベルとなる。従って、転送ゲ
ート１はオンし、転送ゲート２はオフとなり、“Ｈ”レ
ベルのメモリ出力情報ＰＤの情報は出力ラッチ３に入力
し、ラッチ出力ＰＤＡが転送される。この時、ラッチ出
力ＰＤＢは“Ｌ”レベルであるため、ＥＯＲ８ａの検出
信号ＰＨＺＣは“Ｌ”レベルとなる。
おいて、システムクロックＣＬＫが立ち上がると、これ
に同期してメモリアレイ内部からメモリ出力情報ＰＤが
転送され、時刻Ｔ１でメモリ出力情報ＰＤが“Ｈ”レベ
ルなる。時刻Ｔ１付近で制御信号ＰＡは“Ｈ”レベルに
、制御信号ＰＢは“Ｌ”レベルとなる。従って、転送ゲ
ート１はオンし、転送ゲート２はオフとなり、“Ｈ”レ
ベルのメモリ出力情報ＰＤの情報は出力ラッチ３に入力
し、ラッチ出力ＰＤＡが転送される。この時、ラッチ出
力ＰＤＢは“Ｌ”レベルであるため、ＥＯＲ８ａの検出
信号ＰＨＺＣは“Ｌ”レベルとなる。
【００２４】再び、システムクロックＣＬＫが“Ｈ”レ
ベルに立ち上がる時刻Ｔ２において、第２のリードサイ
クルが開始され、続く、時刻Ｔ３において、制御信号Ｐ
Ａは“Ｌ”レベル、制御信号ＰＢは“Ｈ”レベルとなる
。この時は、前サイクル（第１のサイクル）取り込まれ
た“Ｈ”レベルのメモリ出力情報ＰＤは出力ラッチ３に
ラッチされたままであり、時刻Ｔ２で始まる第２のサイ
クルでこの情報は出力バッファ６より出力される。
ベルに立ち上がる時刻Ｔ２において、第２のリードサイ
クルが開始され、続く、時刻Ｔ３において、制御信号Ｐ
Ａは“Ｌ”レベル、制御信号ＰＢは“Ｈ”レベルとなる
。この時は、前サイクル（第１のサイクル）取り込まれ
た“Ｈ”レベルのメモリ出力情報ＰＤは出力ラッチ３に
ラッチされたままであり、時刻Ｔ２で始まる第２のサイ
クルでこの情報は出力バッファ６より出力される。
【００２５】時刻Ｔ３においては、制御信号ＰＢが“Ｈ
”レベルとなるため、転送ゲート２がオン状態となり、
メモリ出力情報ＰＤの“Ｈ”レベルの情報は出力ラッチ
４に転送されラッチされる。一方、時刻Ｔ２ではラッチ
出力ＰＤＡが“Ｈ”レベル、ラッチ出力ＰＤＢが“Ｌ”
レベルであるため、検出信号ＰＨＺＣは“Ｌ”レベルで
ある。ラッチ出力ＰＤＡは時刻Ｔ２で開始される第２の
リードサイクルで出力される予定の情報であり、ラッチ
出力ＰＤＢは前サイクル（第１のリードサイクル）で出
力された情報である。即ち、検出信号ＰＨＺＣが“Ｌ”
レベルであることは、前サイクルの出力と次サイクルの
出力とが異なるレベルを有することを意味する。時刻Ｔ
２では、検出信号ＰＨＺＣが“Ｌ”レベルであるため、
中間電位制御部５ａの出力の制御信号ＰＨＺは“Ｈ”レ
ベルとなり、出力バッファ６の出力Ｄｏｕｔをハイイン
ピーダンス状態にする。
”レベルとなるため、転送ゲート２がオン状態となり、
メモリ出力情報ＰＤの“Ｈ”レベルの情報は出力ラッチ
４に転送されラッチされる。一方、時刻Ｔ２ではラッチ
出力ＰＤＡが“Ｈ”レベル、ラッチ出力ＰＤＢが“Ｌ”
レベルであるため、検出信号ＰＨＺＣは“Ｌ”レベルで
ある。ラッチ出力ＰＤＡは時刻Ｔ２で開始される第２の
リードサイクルで出力される予定の情報であり、ラッチ
出力ＰＤＢは前サイクル（第１のリードサイクル）で出
力された情報である。即ち、検出信号ＰＨＺＣが“Ｌ”
レベルであることは、前サイクルの出力と次サイクルの
出力とが異なるレベルを有することを意味する。時刻Ｔ
２では、検出信号ＰＨＺＣが“Ｌ”レベルであるため、
中間電位制御部５ａの出力の制御信号ＰＨＺは“Ｈ”レ
ベルとなり、出力バッファ６の出力Ｄｏｕｔをハイイン
ピーダンス状態にする。
【００２６】その後、時刻Ｔ３付近で、制御信号ＰＨＺ
が“Ｌ”レベルに戻り、第１のサイクルで出力ラッチ３
に蓄えられた“Ｈ”レベルの情報が出力バッファ６より
出力される。その際、制御信号ＰＡは“Ｌ”レベル、制
御信号ＰＢは“Ｈ”レベルとなるため、“Ｈ”レベルの
メモリ出力情報ＰＤは出力ラッチ４にラッチされ、ラッ
チ出力ＰＤＢは“Ｈ”レベルとなる。この“Ｈ”レベル
の情報は、時刻Ｔ４で開始される第３のリードサイクル
で出力されるため、出力ラッチ４に蓄積されたままの状
態となる。
が“Ｌ”レベルに戻り、第１のサイクルで出力ラッチ３
に蓄えられた“Ｈ”レベルの情報が出力バッファ６より
出力される。その際、制御信号ＰＡは“Ｌ”レベル、制
御信号ＰＢは“Ｈ”レベルとなるため、“Ｈ”レベルの
メモリ出力情報ＰＤは出力ラッチ４にラッチされ、ラッ
チ出力ＰＤＢは“Ｈ”レベルとなる。この“Ｈ”レベル
の情報は、時刻Ｔ４で開始される第３のリードサイクル
で出力されるため、出力ラッチ４に蓄積されたままの状
態となる。
【００２７】時刻Ｔ４において、ラッチ出力ＰＤＡ及び
ラッチ出力ＰＤＢともに“Ｈ”レベルであるので、検出
信号ＰＨＺＣは“Ｈ”レベルのままである。これは、前
サイクルの出力と次サイクルの出力とが同一で変化しな
いことを意味している。従って、第２のリードサイクル
のように制御信号ＰＨＺは“Ｌ”レベルのままであり、
出力バッファ６の出力Ｄｏｕｔは第２のリードサイクル
での出力状態（“Ｈ”レベル）を保ったままでハイイン
ピーダンス状態とならない。
ラッチ出力ＰＤＢともに“Ｈ”レベルであるので、検出
信号ＰＨＺＣは“Ｈ”レベルのままである。これは、前
サイクルの出力と次サイクルの出力とが同一で変化しな
いことを意味している。従って、第２のリードサイクル
のように制御信号ＰＨＺは“Ｌ”レベルのままであり、
出力バッファ６の出力Ｄｏｕｔは第２のリードサイクル
での出力状態（“Ｈ”レベル）を保ったままでハイイン
ピーダンス状態とならない。
【００２８】図５は、本発明の第２の実施例を示すメモ
リ出力制御回路の構成ブロック図であり、図６は図５の
タイムチャートである。
リ出力制御回路の構成ブロック図であり、図６は図５の
タイムチャートである。
【００２９】このメモリ出力制御回路が第１の実施例と
異なる点は、前サイクルの出力Ｄｏｕｔと次サイクルの
出力Ｄｏｕｔとを一致を検出するために、前サイクルの
出力Ｄｏｕｔを所定時間、遅延或いは蓄積してタイミン
グ信号ＤＤを出力する出力タイミング手段９を設け、さ
らに、検出手段８及び中間電位制御部５ａを異なる構成
の検出手段８−１及び中間電位制御部５ｂとした点であ
る。
異なる点は、前サイクルの出力Ｄｏｕｔと次サイクルの
出力Ｄｏｕｔとを一致を検出するために、前サイクルの
出力Ｄｏｕｔを所定時間、遅延或いは蓄積してタイミン
グ信号ＤＤを出力する出力タイミング手段９を設け、さ
らに、検出手段８及び中間電位制御部５ａを異なる構成
の検出手段８−１及び中間電位制御部５ｂとした点であ
る。
【００３０】検出手段８−１は、出力タイミング信号Ｄ
Ｄ及びラッチ出力ＰＤＡを入力とするＥＯＲ８−１ａと
、出力タイミング信号ＤＤ及びラッチ出力ＰＤＢを入力
とするＥＯＲ８−１ｂと、ＥＯＲ８−１ａの出力を入力
とし制御信号ＰＢをコントロール信号とするトライステ
ートインバータ８−１ｃと、制御信号ＰＢを反転するイ
ンバータ８−１ｄと、ＥＯＲ８−１ｂの出力を入力とし
インバータ８−１ｄの出力をコントロール信号とするト
ライステートインバータ８−１ｅとで構成されている。 また、中間電位制御部５ｂは、システムクロックＣＬＫ
と検出信号ＰＨＺＣのアンドをとって制御信号ＰＨＺを
出力するＡＮＤゲート５ｂ−１で構成されている。
Ｄ及びラッチ出力ＰＤＡを入力とするＥＯＲ８−１ａと
、出力タイミング信号ＤＤ及びラッチ出力ＰＤＢを入力
とするＥＯＲ８−１ｂと、ＥＯＲ８−１ａの出力を入力
とし制御信号ＰＢをコントロール信号とするトライステ
ートインバータ８−１ｃと、制御信号ＰＢを反転するイ
ンバータ８−１ｄと、ＥＯＲ８−１ｂの出力を入力とし
インバータ８−１ｄの出力をコントロール信号とするト
ライステートインバータ８−１ｅとで構成されている。 また、中間電位制御部５ｂは、システムクロックＣＬＫ
と検出信号ＰＨＺＣのアンドをとって制御信号ＰＨＺを
出力するＡＮＤゲート５ｂ−１で構成されている。
【００３１】本実施例は、第１の実施例とほぼ同一の動
作を行うが、第１の実施例の動作と異なる点は、制御信
号ＰＢが“Ｈ”レベルの時、次サイクルの出力情報とし
てはラッチ出力ＰＤＡが、前サイクルの出力情報として
はタイミング信号ＤＤがそれぞれ選択され、制御信号Ｐ
Ｂが“Ｌ”レベルの時、次サイクルの出力情報としては
ラッチ出力ＰＤＢが、前サイクルの出力情報としてはタ
イミング信号ＤＤがそれぞれ選択される点である。
作を行うが、第１の実施例の動作と異なる点は、制御信
号ＰＢが“Ｈ”レベルの時、次サイクルの出力情報とし
てはラッチ出力ＰＤＡが、前サイクルの出力情報として
はタイミング信号ＤＤがそれぞれ選択され、制御信号Ｐ
Ｂが“Ｌ”レベルの時、次サイクルの出力情報としては
ラッチ出力ＰＤＢが、前サイクルの出力情報としてはタ
イミング信号ＤＤがそれぞれ選択される点である。
【００３２】特に、検出手段８−１は、出力Ｄｏｕｔを
（例えばＴ１−Ｔ０）遅延させたタイミング信号ＤＤと
制御信号ＰＢとの論理レベル状態により、タイミング信
号ＤＤとラッチ出力ＰＤＡの一致、不一致を検出するＥ
ＯＲ８−１ａか、タイミング信号ＤＤとラッチ出力ＰＤ
Ｂの一致、不一致を検出するＥＯＲ８−１ｂかのいずれ
か一方を選択するようにし、その選択結果に基づき、現
サイクルの出力Ｄｏｕｔそのものと次サイクルで出力さ
れるラッチされた出力Ｄｏｕｔとの一致を検出する。
（例えばＴ１−Ｔ０）遅延させたタイミング信号ＤＤと
制御信号ＰＢとの論理レベル状態により、タイミング信
号ＤＤとラッチ出力ＰＤＡの一致、不一致を検出するＥ
ＯＲ８−１ａか、タイミング信号ＤＤとラッチ出力ＰＤ
Ｂの一致、不一致を検出するＥＯＲ８−１ｂかのいずれ
か一方を選択するようにし、その選択結果に基づき、現
サイクルの出力Ｄｏｕｔそのものと次サイクルで出力さ
れるラッチされた出力Ｄｏｕｔとの一致を検出する。
【００３３】本実施例では、次のような利点がある。
【００３４】制御信号ＰＡ及び制御信号ＰＢが“Ｈ”レ
ベルになって、ラッチ出力ＰＤＡ及びラッチ出力ＰＤＢ
が変化するまでの時間（出力ラッチ３，４の応答時間）
は、実際の回路ではそれ程、高速化できない。従って、
ラッチ出力ＰＤＡ及びラッチ出力ＰＤＢの両方を用いて
制御信号ＰＨＺを生成している第１の実施例では、動作
速度の高速化を図ることは困難である。そこで、本実施
例では、出力タイミング手段９及び検出手段８−１によ
り、前サイクルの出力情報とラッチされた次サイクルの
出力情報の一致を検出するようにしたので、制御信号Ｐ
Ａ，ＰＢが“Ｈ”レベルとなる前に出力ラッチ３，４を
初期化して、“Ｈ”レベルとなったら直ちに、出力ラッ
チ３，４がメモリ出力情報ＰＤを受けて動作をする。こ
れにより、現サイクルの出力情報の入っていた出力ラッ
チを早い時期に初期化でき、回路動作の高速化が図れる
。
ベルになって、ラッチ出力ＰＤＡ及びラッチ出力ＰＤＢ
が変化するまでの時間（出力ラッチ３，４の応答時間）
は、実際の回路ではそれ程、高速化できない。従って、
ラッチ出力ＰＤＡ及びラッチ出力ＰＤＢの両方を用いて
制御信号ＰＨＺを生成している第１の実施例では、動作
速度の高速化を図ることは困難である。そこで、本実施
例では、出力タイミング手段９及び検出手段８−１によ
り、前サイクルの出力情報とラッチされた次サイクルの
出力情報の一致を検出するようにしたので、制御信号Ｐ
Ａ，ＰＢが“Ｈ”レベルとなる前に出力ラッチ３，４を
初期化して、“Ｈ”レベルとなったら直ちに、出力ラッ
チ３，４がメモリ出力情報ＰＤを受けて動作をする。こ
れにより、現サイクルの出力情報の入っていた出力ラッ
チを早い時期に初期化でき、回路動作の高速化が図れる
。
【００３５】図７は、本発明の第３の実施例を示すメモ
リ出力制御回路の構成ブロック図である。
リ出力制御回路の構成ブロック図である。
【００３６】本発明が第２の実施例と異なる点は、出力
ラッチ３及び出力ラッチ４と出力バッファ６との間にラ
ッチ増幅手段１０を設け、ラッチ増幅手段１０には、検
出信号ＰＨＺＣ、ラッチ出力ＰＤＡ、ラッチ出力ＰＤＢ
、及びパイプライン制御部７から出力されるラッチ増幅
手段制御信号ＰＬＡが入力され、出力信号ＰＡＮが出力
バッファ６へ供給されるようになっている。
ラッチ３及び出力ラッチ４と出力バッファ６との間にラ
ッチ増幅手段１０を設け、ラッチ増幅手段１０には、検
出信号ＰＨＺＣ、ラッチ出力ＰＤＡ、ラッチ出力ＰＤＢ
、及びパイプライン制御部７から出力されるラッチ増幅
手段制御信号ＰＬＡが入力され、出力信号ＰＡＮが出力
バッファ６へ供給されるようになっている。
【００３７】本実施例の動作が第２の実施例の動作と異
なる点は、検出信号ＰＨＺＣが前サイクルの出力情報と
次サイクルの出力情報が一致する場合、出力ラッチ中の
次サイクルの出力情報をラッチ増幅手段１０に転送せず
、前サイクルの出力情報をラッチ増幅手段１０中に保持
したままの状態に保つようにした点である。
なる点は、検出信号ＰＨＺＣが前サイクルの出力情報と
次サイクルの出力情報が一致する場合、出力ラッチ中の
次サイクルの出力情報をラッチ増幅手段１０に転送せず
、前サイクルの出力情報をラッチ増幅手段１０中に保持
したままの状態に保つようにした点である。
【００３８】即ち、図８のタイムチャートが示すように
、同レベルの出力情報が連続する場合には、出力バッフ
ァ６の出力直前に制御信号ＰＨＺが“Ｈ”レベルになら
ず、出力Ｄｏｕｔがハイインピーダンス状態になること
がない。それに加え、次サイクルの出力情報もラッチ増
幅手段１０に転送されず、前サイクルの出力情報を蓄積
したラッチ増幅手段１０及び出力バッファ６は、前サイ
クルの状態のままでいる。
、同レベルの出力情報が連続する場合には、出力バッフ
ァ６の出力直前に制御信号ＰＨＺが“Ｈ”レベルになら
ず、出力Ｄｏｕｔがハイインピーダンス状態になること
がない。それに加え、次サイクルの出力情報もラッチ増
幅手段１０に転送されず、前サイクルの出力情報を蓄積
したラッチ増幅手段１０及び出力バッファ６は、前サイ
クルの状態のままでいる。
【００３９】本実施例では、同レベルの出力情報が連続
して出力される場合には出力ラッチ３，４より後段の回
路を停止状態にするため、ラッチ増幅手段１０が各サイ
クル中にイニシャライズをする回路方式になっていると
き、同レベル出力情報の連続時には、無駄にラッチ増幅
手段１０が動作するのを防止できる。その上、出力バッ
ファ６がダイナミック型で構成されている場合、誤動作
を防ぐことができる。
して出力される場合には出力ラッチ３，４より後段の回
路を停止状態にするため、ラッチ増幅手段１０が各サイ
クル中にイニシャライズをする回路方式になっていると
き、同レベル出力情報の連続時には、無駄にラッチ増幅
手段１０が動作するのを防止できる。その上、出力バッ
ファ６がダイナミック型で構成されている場合、誤動作
を防ぐことができる。
【００４０】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、各リードサイクルの開始時に前サイクル及び
次サイクルのメモリ情報が不一致である場合、出力信号
をハイインピーダンス化するようにしたので、前サイク
ル及び次サイクルのメモリ情報が同一で連続している場
合、出力信号のハイインピーダンス化をしないため、無
用の回路動作が防止される。これにより、無用のノイズ
の発生を防ぐことが可能であり、しかも、省電力化が図
れる。
によれば、各リードサイクルの開始時に前サイクル及び
次サイクルのメモリ情報が不一致である場合、出力信号
をハイインピーダンス化するようにしたので、前サイク
ル及び次サイクルのメモリ情報が同一で連続している場
合、出力信号のハイインピーダンス化をしないため、無
用の回路動作が防止される。これにより、無用のノイズ
の発生を防ぐことが可能であり、しかも、省電力化が図
れる。
【００４１】第２の発明によれば、出力信号を所定の遅
延時間で遅延して、前サイクルのメモリ出力情報とラッ
チされた次サイクルのメモリ出力情報の一致、不一致を
検出するようにしたので、現サイクルのメモリ出力情報
がラッチされていた第１または第２の出力ラッチを迅速
に初期化でき、回路の高速動作が可能となる。
延時間で遅延して、前サイクルのメモリ出力情報とラッ
チされた次サイクルのメモリ出力情報の一致、不一致を
検出するようにしたので、現サイクルのメモリ出力情報
がラッチされていた第１または第２の出力ラッチを迅速
に初期化でき、回路の高速動作が可能となる。
【００４２】第３の発明では、ラッチ増幅手段は、前サ
イクルのメモリ出力情報と次サイクルのメモリ出力情報
が一致する場合、前サイクルのメモリ情報を保持するよ
うにしたので、回路の省電力化が図れるほか、誤動作の
防止等の効果がある。
イクルのメモリ出力情報と次サイクルのメモリ出力情報
が一致する場合、前サイクルのメモリ情報を保持するよ
うにしたので、回路の省電力化が図れるほか、誤動作の
防止等の効果がある。
【図１】本発明の第１の実施例を示すメモリ出力制御回
路の構成ブロック図である。
路の構成ブロック図である。
【図２】従来のメモリ出力制御回路の構成ブロック図で
ある。
ある。
【図３】図２のタイムチャートである。
【図４】図１のタイムチャートである。
【図５】本発明の第２の実施例を示すメモリ出力制御回
路の構成ブロック図である。
路の構成ブロック図である。
【図６】図５のタイムチャートである。
【図７】本発明の第３の実施例を示すメモリ出力制御回
路の構成ブロック図である。
路の構成ブロック図である。
【図８】図７のタイムチャートである。
１ 転送ゲート
２ 転送ゲート
３，４ 出力ラッチ
５ 中間電位制御部
６ 出力バッファ
７ パイプライン制御部
８ 検出手段
９ 出力タイミング手段
１０ ラッチ増幅手段
ＰＤ メモリ出力情報
ＰＡ，ＰＢ 制御信号
ＰＤＡ，ＰＤＢ ラッチ出力
ＰＨＺ 検出信号
Claims (3)
- 【請求項１】 外部のメモリからリードサイクル毎に
読出されたメモリ出力情報をパイプライン方式で保持し
て第１及び第２のラッチ出力を出力する第１及び第２の
出力ラッチ手段と、前記第１及び第２の出力ラッチ手段
の出力側に接続され、予めハイインピーダンス化された
出力信号を前記第１及び第２のラッチ出力に応じて変化
させて駆動出力する出力バッファとを、備えたメモリ出
力制御回路において、前記第１及び第２のラッチ出力の
一致、不一致を検出する検出手段と、前記各リードサイ
クルの開始時に前記検出手段の判定結果が不一致である
場合、前記出力信号をハイインピーダンス化する出力ハ
イインピーダンス手段とを、設けたことを特徴とするメ
モリ出力制御回路。 - 【請求項２】請求項１記載のメモリ出力制御回路におい
て、前記出力信号を所定の遅延時間で遅延する出力タイ
ミング手段を設け、前記検出手段は、前記出力タイミン
グ手段の出力と前記第１または第２のラッチ出力との一
致、不一致を検出する構成にしたメモリ出力制御回路。 - 【請求項３】請求項２記載のメモリ出力制御回路におい
て、前記第１及び第２の出力ラッチ手段と出力バッファ
との間に接続され、前記検出手段の検出結果の一致時に
前サイクルのメモリ出力情報を一時保持するラッチ増幅
手段を設けたメモリ出力制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3095898A JP3032034B2 (ja) | 1991-04-25 | 1991-04-25 | メモリ出力制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3095898A JP3032034B2 (ja) | 1991-04-25 | 1991-04-25 | メモリ出力制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04325994A true JPH04325994A (ja) | 1992-11-16 |
| JP3032034B2 JP3032034B2 (ja) | 2000-04-10 |
Family
ID=14150125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3095898A Expired - Fee Related JP3032034B2 (ja) | 1991-04-25 | 1991-04-25 | メモリ出力制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3032034B2 (ja) |
-
1991
- 1991-04-25 JP JP3095898A patent/JP3032034B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3032034B2 (ja) | 2000-04-10 |
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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